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申请/专利权人：上海合芯数字科技有限公司;合芯科技有限公司
申请日：2023-10-10
公开（公告）日：2024-06-18
公开（公告）号：CN117313601B
主分类号：G06F30/3312
分类号：G06F30/3312;G06F30/394;G06F30/337;G06F111/04
优先权：
专利状态码：有效-授权
法律状态：2024.06.18#授权;2024.01.16#实质审查的生效;2023.12.29#公开
摘要：本申请提供的集成电路的时序收敛方法、装置及设备、装置及设备，该方法包括：在多个电路模块中确定至少一个目标模块；确定目标模块的待修正端口和待修正端口的连接关系；连接关系用于指示需要与待修正端口连接的电路模块；确定需要插入连接关系指示的连接链路的缓冲模块，若确定插入缓冲模块后待修正端口的数据传输速率无法满足时序要求，则调整插入连接链路的缓冲模块，直至待修正端口的数据传输速率符合时序要求。本实施例通过在集成电路中对目标模块进行筛选，并确定目标模块中的待修正端口之后，不断调整待修正端口所对应连接的链路中的缓冲模块，进而确保集成电路设计符合时序设计要求。
主权项：1.一种集成电路的时序收敛方法，其特征在于，所述集成电路包括多个电路模块，所述方法包括：在所述多个电路模块中确定至少一个目标模块；其中，所述目标模块的工作频率大于第一预设值和或所述目标模块的被调用次数大于第二预设值；确定所述目标模块的待修正端口和所述待修正端口的连接关系；其中，所述待修正端口为所述目标模块中需要进行时序修正的端口；所述连接关系用于指示需要与所述待修正端口连接的电路模块；确定需要插入所述连接关系指示的连接链路的缓冲模块；若确定插入所述缓冲模块后所述待修正端口的数据传输速率无法满足时序要求，则调整插入所述连接链路的缓冲模块，直至所述待修正端口的数据传输速率符合时序要求；在所述多个电路模块中确定至少一个目标模块，包括：获取所述集成电路的数据流信息；其中，所述数据流信息用于记录所述电路模块之间的信号传输关系；根据所述数据流信息，确定符合预设条件的电路模块为目标模块；其中，所述预设条件为电路模块接收得到的信号数量大于第三预设值，或者所述电路模块输出的信号数量大于第四预设值。
全文数据：
权利要求：
百度查询： 上海合芯数字科技有限公司;合芯科技有限公司 集成电路的时序收敛方法、装置及设备
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