申请/专利权人：电子科技大学

申请日：2024-03-06

公开（公告）日：2024-06-21

公开（公告）号：CN118226914A

主分类号：G05F1/56

分类号：G05F1/56

优先权：

专利状态码：在审-公开

法律状态：2024.06.21#公开

摘要：针对传统LDO电路功能的单一性，提出一种高电源抑制比的无片外电容型低压差线性稳压器电路，通过前馈纹波抵消机制，使用辅助电路将信号引入到功率管栅极，抵消电源纹波对输出电压的影响，既省去了片外电容，又保证了LDO拥有很高的电源抑制比，所发明的电路仿真结果均基于标准CMOS工艺。

主权项：1.一种高电源抑制比的无片外电容型低压差线性稳压器，其特征在于，MOS管MP1，MP2……MP19，MN1，MN2……MN18，电容C1，C2，电阻R1，R2，R3，R4，其中MOS管MN1为功率管，MN2，MN3，MN4，MP1，MP2……MP5组成电流检测电路，MP6，MP7……MP12,MN6，MN7……MN11，电容C2组成LDO主环路的误差放大器，MP13，MP14……MP16,MN12，MN13……MN16组成折叠式运算放大器，MP17，MP18，MP19,MN5，MN6，MN17，MN18，电容C1，电阻R1，R2，R3，R4组成前馈信号产生电路。MN1和MN2漏极与电源相连构成功率管和其电流复制管，MN1源极为LDO输出端，MN2源极接MP1源极。MP1源极和运放AMP1反向输入的相连。MN3，MN4组成一个电流镜，MN3的漏极与MP1的漏极相连，MOS管MP2，MP3，MP4，MP5为共源共栅电流镜，MP4的漏极连接MN4的漏极。MN5的源极接地，栅极接运放AMP2输出端，漏极接MP5漏极并于电阻R2，R3相连。MP6和MP11为电流源，MP6和MP11的源极接高电平，MP6漏极接MP7和MP8的源极，MP11漏极接功率管MN1的栅极。MP7和MP8组成差分输入对，MP7和MP8的源极相连，MP7的栅极接基准电压VREF，MP8栅极接LDO输出端。MP9和MP10的源极相连并接高电平，MP9的栅极和漏极相连，MN6和MN7栅极相连，漏极分别接MP9和MP10的漏极。MN8和MN9为电流源，MN8和MN9的源极相连并接地，栅极相连，MN8的漏极接MP7的漏极和MN6的源极；MN9的漏极接MP8的漏极和MN7的源极。MN10漏极接高电平，源极接MN11的漏极，栅极接MP10的漏极；MN11栅极接MN5的栅极，源极接地。MP12为源随器，MP12的漏极接地，栅极接MN11的漏极，源极接功率管MN1的栅极和MP11的漏极。MN12为电流源，MN12的源极接地；MN13和MN14为差分输入对管，MN13和MN14的源极相连并接MN12的漏极，MN13栅极接基准电压VREF，MN14栅极接MP1的源极。MP13和MP14为电流源，MP13和MP14的源极相连接高电平，栅极相连，MP13的漏极接MN13的漏极，MP14的漏极接MN14的漏极。MP15和MP16栅极相连，MP15源极接MP13的漏极，MP16源极接MP14的漏极，MN15和MN16栅极相连，源极相连并接地，MN15漏极与栅极相连，MN16漏极接MP1的栅极。MP17为电流源，MP17源极接高电平，MP18和MP19为差分输入对管，MP18和MP19的源极相连并接MP17的漏极，MP18栅极接基准电压VREFX，MP19栅极接电阻R1，R2，R4。MN17和MN18栅极相连，源极相连并接地，MN17漏极接MP18漏极，MN18漏极接栅极并于MP19的漏极相连。

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权利要求：

百度查询： 电子科技大学 一种高电源抑制比的无片外电容型低压差线性稳压器

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