申请/专利权人：山东大学

申请日：2024-05-06

公开（公告）日：2024-06-21

公开（公告）号：CN118228789A

主分类号：G06N3/063

分类号：G06N3/063;A61B5/369;A61B5/372;A61B5/00;G06N3/0442;G06N3/0495;G06N3/082;G06N3/047;G06N3/048;G06F18/213;G06F18/241;G06F18/2433;G06N3/084;G06N3/0464;G06N3/045

优先权：

专利状态码：在审-公开

法律状态：2024.06.21#公开

摘要：本发明涉及一种可高效量化的长短时记忆网络FPGA硬件加速及其异常脑电信号检测方法和系统，包括：将可高效量化的长短时记忆网络量化后部署于FPGA硬件加速的可编程逻辑PL，随后将量化后的长短时记忆网络编译为Verilog代码，并生成用于加速的IP核；输入信号、量化偏置和权重通过AXI总线进行传输；量化后的长短时记忆网络完成计算后，输出数据通过同一AXI总线回传至FPGA硬件加速的ARM处理器单元PS。本发明能显著减少长短时记忆网络的内存占用空间，降低网络的运算功耗，有助于长短时记忆网络在低功耗的边缘硬件设备上的部署和高效运行，促进实时处理和响应。

主权项：1.一种可高效量化的长短时记忆网络FPGA硬件加速方法，其特征在于，在FPGA硬件加速器内运行，FPGA硬件加速器包含ARM处理器单元PS和可编程逻辑单元PL；包括：可高效量化的长短时记忆网络由多个依次连接的可高效量化的长短时记忆单元组成；将训练后的具有浮点参数的可高效量化的长短时记忆网络进行参数量化，得到量化后的长短时记忆网络；将量化后的长短时记忆网络编译为Verilog代码，并生成用于加速的IP核，部署于可编程逻辑单元PL；ARM处理器单元PS负责数据的准备和预处理工作，还负责softmax映射操作；量化后的长短时记忆网络各单元的配置参数包括输入或输出通道数、特征向量维度、神经元数量及量化系数在ARM处理器单元PS端通过简化版的高级扩展接口总线先传输至可编程逻辑单元PL；输入信号、量化偏置和权重在ARM处理器单元PS端通过高级扩展接口总线传输至可编程逻辑单元PL；量化后的长短时记忆单元在可编程逻辑单元PL端完成计算后，输出数据通过同一AXI总线回传至ARM处理器单元PS端；进行下一量化后的长短时记忆单元的参数配置，开始新一轮的特征向量计算，并重复此过程直至整个量化后的长短时记忆网络计算完成；输出计算结果。

全文数据：

权利要求：

百度查询： 山东大学 一种可高效量化的长短时记忆网络FPGA硬件加速及其异常脑电信号检测方法和系统

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