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申请/专利权人：三星电子株式会社;韩国科学技术院

摘要：公开一种半导体器件。所述半导体器件可包括：时钟驱动器，包括均在第一方向上延伸的第一栅极线、第二栅极线、第三栅极线和第四栅极线，第一栅极线、第二栅极线均被配置为接收时钟信号，第三栅极线和第四栅极线均被配置为接收反相时钟信号；主锁存器电路，与第一栅极线和第三栅极线叠置，使得主锁存器电路从第一栅极线接收时钟信号并且从第三栅极线接收反相时钟信号；从锁存器电路，与第二栅极线和第四栅极线叠置，使得从锁存器电路从第二栅极线接收时钟信号并且从第四栅极线接收反相时钟信号。

主权项：1.一种半导体器件，包括：时钟驱动器，与所述半导体器件的第一行相关联并且被配置为输出时钟信号和反相时钟信号，时钟驱动器包括均在第一方向上延伸的第一栅极线、第二栅极线、第三栅极线和第四栅极线使得第一栅极线、第二栅极线、第三栅极线和第四栅极线至少延伸到所述半导体器件的第二行，第一栅极线和第二栅极线均被配置为接收时钟信号，第三栅极线和第四栅极线均被配置为接收反相时钟信号；主锁存器电路，与所述半导体器件的第二行相关联并且与第一栅极线和第三栅极线叠置，使得主锁存器电路被配置为从第一栅极线接收时钟信号并且从第三栅极线接收反相时钟信号；从锁存器电路，与所述半导体器件的第二行相关联并且与第二栅极线和第四栅极线叠置，使得从锁存器电路被配置为从第二栅极线接收时钟信号并且从第四栅极线接收反相时钟信号。

全文数据：半导体器件本申请要求于2018年1月3日提交到韩国知识产权局的第10-2018-0000818号韩国专利申请的优先权和所有从其产生的权益，所述韩国专利申请的内容通过引用完整地包含于此。技术领域示例实施例涉及一种半导体器件。背景技术半导体器件可以根据电子工业的需求而小型化和多功能化，并且可减轻重量以降低制造成本。半导体器件可被分为：用于存储逻辑数据的半导体存储器器件、用于执行逻辑数据的运算处理的半导体逻辑器件、包括存储器元件和逻辑元件的混合半导体器件等。半导体存储器器件可包括触发器电路和锁存器。为了设计半导体芯片，存在对诸如触发器特别是可布置在高度集成电路中的低面积触发器和锁存器电路的半导体存储器器件的操作特性的增加的需求。发明内容本公开的示例实施例提供一种包括低面积触发器的半导体器件。本公开的示例实施例不限于上面提到的内容，并且本领域技术人员从以下描述中可以清楚地理解未提及的其他示例实施例。根据本公开的示例实施例，一种半导体器件包括：时钟驱动器，被配置为输出时钟信号和反相时钟信号，时钟驱动器包括均在第一方向上延伸的第一栅极线、第二栅极线、第三栅极线和第四栅极线，第一栅极线和第二栅极线均被配置为接收时钟信号，第三栅极线和第四栅极线均被配置为接收反相时钟信号；主锁存器电路，与第一栅极线和第三栅极线叠置，使得主锁存器电路被配置为从第一栅极线接收时钟信号，并且从第三栅极线接收反相时钟信号；从锁存器电路，与第二栅极线和第四栅极线叠置，使得从锁存器电路被配置为从第二栅极线接收时钟信号，并且从第四栅极线接收反相时钟信号。根据本公开的另一示例实施例，一种半导体器件包括：时钟驱动器，被配置为输出时钟信号和反相时钟信号，时钟驱动器包括均在第一方向上延伸的第一栅极线和第二栅极线，第一栅极线被配置为接收时钟信号，第二栅极线被配置为接收反相时钟信号；第一触发器，与时钟驱动器顺序地布置在第一方向上，第一触发器被配置为从第一栅极线接收时钟信号，并且从第二栅极线接收反相时钟信号；第二触发器，与时钟驱动器顺序地布置在第一方向上，第二触发器被配置为从第一栅极线接收时钟信号，并且从第二栅极线接收反相时钟信号。根据本公开的另一示例实施例，一种半导体器件包括：时钟驱动器，被配置为输出时钟信号和反相时钟信号；第一主锁存器电路，在第一方向上与时钟驱动器相邻；第一从锁存器电路，在第一方向上与时钟驱动器相邻；第一栅极线，在第一方向上穿过时钟驱动器和第一主锁存器电路；第二栅极线，在第一方向上穿过时钟驱动器和第一从锁存器电路。根据本公开的另一示例实施例，一种半导体器件包括：时钟驱动器，被配置为输出时钟信号和反相时钟信号；第一触发器，位于时钟驱动器的第一侧，使得第一触发器在第一方向上与时钟驱动器相邻；第二触发器，位于时钟驱动器的第二侧，使得第二触发器在第一方向上与时钟驱动器相邻；第一栅极线，在第一方向上穿过时钟驱动器和第一触发器；第二栅极线，在第一方向上穿过时钟驱动器和第二触发器。根据本公开的示例实施例，一种半导体器件包括：时钟驱动器，被配置为输出时钟信号和反相时钟信号，时钟驱动器包括均在第一方向上延伸的第一栅极线、第二栅极线、第三栅极线和第四栅极线，第一栅极线和第二栅极线均被配置为接收时钟信号，第三栅极线和第四栅极线均被配置为接收反相时钟信号；主锁存器电路，与第一栅极线和第三栅极线叠置，使得主锁存器电路被配置为从第一栅极线接收时钟信号，并且从第三栅极线接收反相时钟信号；从锁存器电路，与第二栅极线和第四栅极线叠置，使得从锁存器电路被配置为从第二栅极线接收时钟信号，并且从第四栅极线接收反相时钟信号。半导体器件还包括第一电源轨，在第二方向上延伸，使得时钟驱动器、主锁存器电路和从锁存器电路均连接到第一电源轨，第二方向是与第一方向不同的方向。第一电源轨被配置为接收电源电压。时钟驱动器还包括：第二电源轨，在第二方向上延伸，使得主锁存器电路和从锁存器电路均连接到第二电源轨，第二电源轨被配置为接收地电压。主锁存器电路和从锁存器电路顺序地布置在第二方向上。第一方向和第二方向彼此正交。第一栅极线和第二栅极线与第一电源轨叠置，使得时钟驱动器、主锁存器电路和从锁存器电路通过第一栅极线和第二栅极线中的一个或多个连接到第一电源轨。第一栅极线包括：第一子栅极线，位于第二栅极线的第一侧；第二子栅极线，位于第二栅极线的第二侧。根据本公开的另一示例实施例，一种半导体器件包括：时钟驱动器，被配置为输出时钟信号和反相时钟信号，时钟驱动器包括均在第一方向上延伸的第一栅极线和第二栅极线，第一栅极线被配置为接收时钟信号，第二栅极线被配置为接收反相时钟信号；第一触发器，与时钟驱动器顺序地布置在第一方向上，第一触发器被配置为从第一栅极线接收时钟信号，并且从第二栅极线接收反相时钟信号；第二触发器，与时钟驱动器顺序地布置在第一方向上，第二触发器被配置为从第一栅极线接收时钟信号，并且从第二栅极线接收反相时钟信号。第一触发器包括：第一主锁存器电路，与第一栅极线和第二栅极线叠置，使得第一主锁存器电路被配置为从第一栅极线接收时钟信号并且从第二栅极线接收反相时钟信号；第一从锁存器电路，与第一栅极线和第二栅极线叠置，使得第一从锁存器电路被配置为从第一栅极线接收时钟信号并且从第二栅极线接收反相时钟信号；第二触发器包括：第二主锁存器电路，与第一栅极线和第二栅极线叠置，使得第二主锁存器电路被配置为从第一栅极线接收时钟信号并且从第二栅极线接收反相时钟信号；第二从锁存器电路，与第一栅极线和第二栅极线叠置，使得第二从锁存器电路被配置为从第一栅极线接收时钟信号并且从第二栅极线接收反相时钟信号。第一主锁存器电路与第一从锁存器电路顺序地布置在第二方向上，第二主锁存器电路与第二从锁存器电路顺序地布置在第二方向上，第二方向与第一方向正交。时钟驱动器包括：第一电源轨和第二电源轨，第一电源轨和第二电源轨均在第二方向上延伸，使得第一电源轨和第二电源轨在第一方向上彼此间隔分开。第一触发器和时钟驱动器均连接到第一电源轨，第二触发器和时钟驱动器均连接到第二电源轨。第一栅极线和第二栅极线均与第一电源轨叠置。第一栅极线和第二栅极线均与第二电源轨叠置。第一触发器位于时钟驱动器的第一侧，第二触发器位于时钟驱动器的第二侧。半导体器件还包括第三栅极线，在第一方向上穿过时钟驱动器、第一触发器和第二触发器，其中：第一触发器和第二触发器均被配置为从第三栅极线接收扫描信号、启动信号、复位信号和设置信号中的至少一个。根据本公开的另一示例实施例，一种半导体器件包括：时钟驱动器，被配置为输出时钟信号和反相时钟信号；第一触发器，位于时钟驱动器的第一侧，使得第一触发器在第一方向上与时钟驱动器相邻；第二触发器，位于时钟驱动器的第二侧，使得第二触发器在第一方向上与时钟驱动器相邻；第一栅极线，在第一方向上穿过时钟驱动器和第一触发器；第二栅极线，在第一方向上穿过时钟驱动器和第二触发器。第一触发器和时钟驱动器均连接到第一电源轨，第二触发器和时钟驱动器均连接到第二电源轨。第一栅极线被配置为接收时钟信号；第二栅极线被配置为接收反相时钟信号。附图说明通过参照附图对本公开的一些示例实施例进行的详细描述，本公开的上述和其他方面及特征将变得更加明显，其中：图1是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例框图；图2是说明图1的触发器的框图；图3是说明图2的时钟驱动器电路的电路图；图4是说明图2的时钟驱动器电路的电路图；图5a是说明图4的时钟驱动器电路的布局图；图5b是沿图5a的线A-A’截取的剖视图；图5c是说明图4的时钟驱动器电路的布局图；图6是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例电路图；图7a和图7b是包括在图6的触发器电路中的三态反相器的电路图；图8a和图8b是说明图6的触发器电路的布局图；图9是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例布局图；图10是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例框图；图11是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例电路图。图12a和图12b是说明图11的触发器电路的布局图。图13是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例电路图。图14是说明图13的触发器电路的布局图。具体实施方式图1是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例框图。参照图1，根据本公开的一些示例实施例的半导体器件可包括D触发器10，其中，D触发器10临时存储输入数据D，并通过输入时钟信号以输出数据Q的形式输出所存储的数据。在图1所示的触发器10中，输入数据D可包括1比特数据。此外，从触发器10输出的输出数据Q可包括1比特数据。图1所示的触发器10的形式是一个示例，并且触发器10还可从外部接收例如扫描信号、启动信号、复位信号、设置信号等中的至少一个。图2是说明图1的触发器的示例框图。参照图2，触发器10可包括时钟驱动器电路100、主锁存器电路200和从锁存器电路300。时钟驱动器电路100从外部接收时钟信号CLK，并且可将时钟信号提供给主锁存器电路200和从锁存器电路300。具体地讲，时钟驱动器电路100可输出通过对提供的输入时钟信号CLK反相而获得的输出信号CLK_N以及通过对时钟信号CLK_N反相而获得的时钟信号CLK_P。信号CLK_P可具有与从外部提供的输入时钟信号CLK相同的相位。因此，在下文中，信号CLK_P将被称为时钟信号，信号CLK_N将被称为反相时钟信号。稍后将更详细地描述包括在时钟驱动器电路100中的具体组件。主锁存器电路200和从锁存器电路300可从外部接收输入的数据信号D，并且可以以输出数据Q的形式提供数据信号。主锁存器电路200和从锁存器电路300临时存储提供的数据信号D，并通过时钟信号CLK以输出数据Q的形式向外部提供数据信号。因此，输出数据Q和数据信号D的内容是相同的。下面将更详细地说明包括在主锁存器电路200和从锁存器电路300中的具体组成元件。图3是说明图2的时钟驱动器电路的示例电路图。参照图3，时钟驱动器电路图2的100可包括第一反相器110和第二反相器120。第一反相器110可接收输入时钟信号CLK，并且可对输入信号反相以生成反相时钟信号CLK_N。类似地，第二反相器120可接收反相时钟信号CLK_N，并且可对反相时钟信号反相以生成时钟信号CLK_P。然而，示例实施例不限于图3所示的时钟驱动器电路。例如，在本公开的一些其他示例实施例中，时钟驱动器电路100可包括一个反相器。在这种情况下，时钟驱动器电路100可使输入时钟信号CLK通过为时钟信号CLK_P。图4是说明图2的时钟驱动器电路的电路图。参照图4，第一反相器110可包括第一NMOS晶体管MN1和第一PMOS晶体管MP1，第二反相器120可包括第二NMOS晶体管MN2和第二PMOS晶体管MP2。第一反相器110可通过节点N1连接到第二反相器120。如图4所示，第一反相器110可向节点N1提供反相时钟信号CLK_N。第二反相器120可向节点N2提供时钟信号CLK_P。图5a是说明图4的时钟驱动器电路的示例布局图。参照图5a，时钟驱动器电路100可包括第一反相器110和第二反相器120_1，120_2,第一反相器110和第二反相器120_1，120_2布置在第一电源轨151和第二电源轨152之间。第一电源轨151和第二电源轨152可以在第一方向延伸很长。在本说明书中，第一方向将被描述为表示图5a的左右方向。例如，第一电源轨151可以是电源电压VDD轨，第二电源轨152可以是地电压VSS轨，但不限于于此。在下文中，假设第一电源轨151提供电源电压VDD，第二电源轨152提供地电压VSS。可在基板上定义有源区171至176。第一有源区至第三有源区171至173可在第一方向上延伸，并且可被布置为在第一方向上彼此间隔分开。在一些示例实施例中，第一有源区至第三有源区171至173可以是包括N型杂质的区域。因此，可在第一有源区至第三有源区171至173上形成NMOS晶体管。第四有源区至第六有源区174至176可在第一方向上延伸，并且可被布置为在第一方向上彼此间隔分开。在一些示例实施例中，第四有源区至第六有源区174至176可以是包括P型杂质的区域。因此，可在第四有源区至第六有源区174至176上形成PMOS晶体管。第一有源区171与第四有源区174可在第二方向上彼此间隔分开。在本说明书中，第二方向将被描述为图5a的垂直方向。因此，第二方向可正交于第一方向。如图5a所示，第二有源区172与第五有源区175可在第二方向上彼此间隔分开，并且第三有源区173与第六有源区176可在第二方向上彼此间隔分开。第一反相器110可包括栅极线161至164。在栅极线中，不与有源区172，175叠置的栅极线161，164可以是虚设的栅极线。栅极线161至164可在第二方向上延伸很长，并且可在第一方向上被布置为彼此间隔分开。可将栅极线161至164形成为不与电源轨151，152叠置。如图5a所示，栅极线162，163与第二有源区172叠置以形成第一NMOS晶体管MN1。栅极线162，163与第五有源区175叠置以形成第一PMOS晶体管MP1。第一NMOS晶体管MN1和第一PMOS晶体管MP1可在第二方向上对齐。第一反相器110可通过栅极线162，163接收输入时钟信号CLK，并将输入时钟信号输出到节点N1。第二反相器120_1，120_2可与第一反相器110并排地被包括。第二反相器可包括第一子反相器120_1和第二子反相器120_2。如上所述，第二反相器120接收反相时钟信号CLK_N并对反相时钟信号反相以形成时钟信号CLK_P。第一子反相器120_1和第二子反相器120_2的电路操作是相同的。在一些示例实施例中，第一子反相器120_1和第二子反相器120_2可以围绕第一反相器110对称地形成。第一子反相器120_1可包括栅极线131至133。栅极线131至133可在第二方向上延伸很长，并且可在第一方向上被布置为彼此间隔分开。栅极线131可与第四有源区174叠置以形成第二PMOS晶体管MP2_1。栅极线131可与第一有源区171叠置以形成第二NMOS晶体管MN2_1。此外，栅极线141可与第六有源区176叠置以形成又一第二PMOS晶体管MP2_2。栅极线141可与第三有源区173叠置以形成又一第二NMOS晶体管MN2_2。第一反相器110生成的反相时钟信号CLK_N可被施加到栅极线131。栅极线131可与电源轨151，152叠置。更准确地，栅极线131可以在第二方向上穿过电源轨151，152连续地延伸。栅极线132，133可被布置在栅极线131的两侧。第一子反相器120_1形成的时钟信号CLK_P可被施加到栅极线132，133。栅极线132，133可与电源轨151，152叠置。更准确地，栅极线132，133可以在第二方向上穿过电源轨151，152连续地延伸。也就是说，栅极线131至133可延伸到时钟驱动器电路100的外部。根据本公开的一些示例实施例的半导体器件包括通过栅极线131至133发送信号的时钟驱动器100。具体地讲，时钟驱动器100可通过栅极线131向外部提供反相时钟信号CLK_N。此外，时钟驱动器100可通过栅极线132，133向外部提供时钟信号CLK_P。因此，时钟驱动器100通过栅极线131至133将时钟信号CLK_P和反相时钟信号CLK_N提供给在第二方向上并排布置的电路。类似地，与子反相器120_1相同的子反相器120_2也可通过栅极线141至143发送信号。时钟驱动器100可通过栅极线141向外部提供反相时钟信号CLK_N。此外，时钟驱动器100可通过栅极线142，143向外部提供时钟信号CLK_P。因此，时钟驱动器100通过栅极线141至143将时钟信号CLK_P和反相时钟信号CLK_N提供给在第二方向上并排布置的电路。在图5a中，示出时钟驱动器100通过总共六条栅极线131至133，141至143向外部输出时钟信号CLK_P和反相时钟信号CLK_N。然而，示例实施例不限于此。时钟驱动器100可只通过一条栅极线输出时钟信号CLK_P和反相时钟信号CLK_N。从时钟驱动器100延伸的栅极线的数量可以根据将在下面描述的主锁存器200和从锁存器300的配置而变化。此外，如图5a所示，时钟驱动器100可包括金属115和金属116。图5b是沿图5a的线A-A’截取的剖视图。参照图5b，根据本公开的一些示例实施例的半导体器件可包括基板1000、漏极区121、源极区122、栅极线141等。基板1000可以是，例如，硅基板、砷化镓基板、硅锗基板、陶瓷基板、石英基板、显示器玻璃基板等，并且可以是SOI绝缘体上硅结构基板。在根据本公开的示例实施例的半导体元件中，作为示例，基板1000被描述为硅基板。在基板1000上定义有源区173，漏极区121和源极区122可形成在有源区173中。漏极区121和源极区122可形成在栅极线141的两侧。在附图中，尽管只示出了在基板1000中形成漏极区121或源极区122的配置，但本公开不限于此。在本公开的一些示例实施例中，例如，通过外延生长工艺，漏极区121和源极区122的上表面可形成为高于基板1000的上表面。栅极线141可包括栅极绝缘膜145、栅电极146和硬掩膜hardmaskfilm147。在本公开的一些示例实施例中，如图所示，栅极线141可通过但不限于先栅极工艺gatefirstprocess形成。然而，示例实施例不限于此。例如，栅极线141也可通过替换工艺或后栅极工艺gatelastprocess形成。可形成栅电极146以填充由栅极间隔件148和栅极绝缘膜145限定的沟槽。栅电极146可包括，例如，具有高导电率的基板。在本公开的一些示例实施例中，栅电极146可包括但不限于，多晶硅polySi、非晶硅a-Si、钛Ti、氮化钛TiN和氮化钨WN中的至少一种。栅极绝缘膜145可形成在栅电极146和基板1000之间形成。栅极绝缘膜145可包括具有比例如氧化硅、氮氧化硅、氮化硅和氧化硅高的介电常数的介电材料。栅极间隔件148可形成在栅电极146和栅极绝缘膜145的侧壁上。栅极间隔148可包括但不限于，例如氮化硅、氮氧化硅、氧化硅等。硬掩膜147可形成在栅电极146上。硬掩膜147可包括但不限于，例如氮化硅、氧氮化硅、氧化硅等。接触件124可形成在漏极区121上。接触件124将金属117和漏极区121电连接。接触件124可形成在层间绝缘膜123中。接触件124可包括例如导电物质。在本公开的一些示例实施例中，这样的导电物质可包括多晶硅、金属硅化物化合物、导电金属氮化物和金属中的至少一种，但是本公开不限于此。金属117可形成在层间绝缘膜123上。如图5b所示，金属117可被布置在M1层上，但示例实施例不限于此。金属117可包括例如导电物质。这些导电物质的示例包括掺杂多晶硅、氮化钛TiN、氮化钽TaN、氮化钨WN、钛Ti、钽Ta、钨W等。然而，示例实施例不限于此。如图5a所示，金属117可通过过孔电连接到栅极线143。反相器120_2的输出节点N2的电压可被施加到金属117。图5c是说明图4的时钟驱动器电路的布局图。参照图5c，根据本公开的一些示例实施例的半导体器件可包括具有与图5a所示的布局不同的布局的触发器电路。具体地讲，与图5a所示的布局不同，时钟驱动器100可不包括第三有源区173和第六有源区176。栅极线141电连接到栅极线131，反相时钟信号CLK_N可被施加到栅极线131。栅极线142，143分别电连接到栅极线132，133，并且时钟信号CLK_P可被施加到栅极线132，133。图6是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例电路图。参照图6，触发器可包括主锁存器电路200或主锁存器200和从锁存器电路300或从锁存器300。主锁存器电路200可包括第一传输门220、第一反相器230、第一主锁存器三态反相器240。主锁存器200可存储通过节点N3输入的数据信号D，并且可将数据信号D输出到节点N5。具体地讲，主锁存器200可基于时钟信号CLK_P和反相时钟信号CLK_N输出输入数据信号D。具体地讲，第一传输门220从节点N3接收被反相器210反相的数据信号D。当时钟信号CLK_P是逻辑低L且反相时钟信号CLK_N是逻辑高H时，第一传输门220可对输入反相，并且可将输入输出到节点N4。第一传输门220可与第一主锁存器三态反相器240共享输出端。第一主锁存器三态反相器240可对从第一反相器230提供的输出信号反相，并且可将输出信号输出到节点N4。具体地讲，当时钟信号CLK_P是逻辑高H且反相时钟信号CLK_N是逻辑低L时，第一主锁存器三态反相器240可对由第一反相器230输出到节点N5的信号反相，并且可将反相的信号输出到节点N4。相反地，当时钟信号CLK_P是逻辑低L且反相时钟信号CLK_N是逻辑高H时，第一主锁存器三态反相器240不向节点N4输出信号。从锁存器300可包括第二传输门250、第二反相器260、第一从锁存器三态反相器270。从锁存器300可与上述的主锁存器电路200类似地操作。具体地讲，从锁存器300可存储通过节点N5输入的数据信号D，并且可将数据信号D输出到节点N7。具体地讲，从锁存器300可基于时钟信号CLK_P和反相时钟信号CLK_N将输入数据信号D输出到节点N6。输出到节点N6的数据信号通过第二反相器260被反相并被输出到节点N7。具体地讲，第二传输门250从节点N5接收数据信号D。当时钟信号CLK_P是逻辑高H且反相时钟信号CLK_N是逻辑低L时，第二传输门250可将输入输出到节点N6。第二传输门250的输出端可与第一从锁存器三态反相器270共享输出端。第一从锁存器三态反相器270对从第二反相器260提供的输出信号反相，并且可将反相的信号输出到节点N6。具体地讲，当时钟信号CLK_P是逻辑低L且反相时钟信号CLK_N是逻辑高H时，第一从锁存器三态反相器270可对通过第二反相器260输出到节点N7的信号反相，并且可将反相的信号输出到节点N6。相反地，当时钟信号CLK_P是逻辑高H且反相时钟信号CLK_N是逻辑低L时，第一从锁存器三态反相器270可从节点N6阻塞第二反相器260。图7a和图7b是包括在图6的触发器电路中的三态反相器的电路图。首先，参照图7a，第一主锁存器三态反相器240可包括第三NMOS晶体管和第四NMOS晶体管MN3，MN4以及第三PMOS晶体管和第四PMOS晶体管MP3，MP4。上述晶体管可串联布置在电源电压VDD和地电压VSS之间。由于上面已经描述了第一主锁存器三态反相器240的具体操作，因此将不提供其描述。也就是说，可以通过第三PMOS晶体管MP3和第三NMOS晶体管MN3，来控制输入到节点N5的数据信号D到节点N4的输出，其中，第三PMOS晶体管MP3和第三NMOS晶体管MN3通过时钟信号CLK_P或反相时钟信号CLK_N来选通。参照图7b，第一从锁存器三态反相器270可包括第五NMOS晶体管和第六NMOS晶体管MN5，MN6以及第五PMOS晶体管和第六PMOS晶体管MP5，MP6。这些晶体管可被串联布置在电源电压VDD和地电压VSS之间。第一从锁存器三态反相器270的配置与上面描述的相同。也就是说，可以通过第五NMOS晶体管MN5和第五PMOS晶体管MP5，控制输入到节点N7的数据信号D到节点N6的输出，其中，第五NMOS晶体管MN5和第五PMOS晶体管MP5分别通过时钟信号CLK_P或反相时钟信号CLK_N来选通。图8a和图8b是说明图6的触发器电路的布局图。首先，参照图8a，示出了反相器210和主锁存器电路200的布局。具体地讲，示出了反相器210、第一传输门220、反相器230和第一主锁存器三态反相器240的布局。如上所述，时钟信号CLK_P和反相时钟信号CLK_N被施加到栅极线131至133。也就是说，时钟信号CLK_P和反相时钟信号CLK_N通过在第二方向上延伸的栅极线131至133，从时钟驱动器100被提供给主锁存器200。触发器可包括有源区181至187。图8a所示的栅极线可与各个有源区181至187叠置以形成晶体管。例如，栅极线131可与有源区182叠置以形成第三PMOS晶体管MP3，并且可与有源区186叠置以形成第三NMOS晶体管MN3。第三PMOS晶体管MP3和第三NMOS晶体管MN3可通过节点N4电连接到反相器230的栅极线231。可通过第一电源轨151向第三PMOS晶体管MP3提供电源电压VDD。可通过第三电源轨153向第三NMOS晶体管MN3提供地电压VSS。栅极线241可与有源区183叠置以形成第四PMOS晶体管MP4，并且可与有源区186叠置以形成第四NMOS晶体管MN4。不与有源区叠置的栅极线211，213，242可以是虚设的栅极。参照图8b，示出了从锁存器电路300的布局。具体地讲，示出了第二传输门250、反相器260、第一从锁存器三态反相器270和反相器280的布局。此外，参照图8b，从锁存器电路300可包括栅极线232,272,261,262,281和282。从锁存器电路300可以与主锁存器电路200顺序地布置在第一方向上。也就是说，从锁存器电路300可在与主锁存器电路200共享第一电源轨151和第三电源轨153的同时顺序地布置在第一方向上。触发器可包括有源区188至195。图8b所示的栅极线可与各个有源区188至195叠置以形成晶体管。例如，栅极线141可与有源区188叠置以形成第五PMOS晶体管MP5。如上所述，反相时钟信号CLK_N被施加到栅极线141。时钟信号CLK_P被施加到布置在栅极线141两侧的栅极线142，143。栅极线271可与有源区188叠置以形成第六PMOS晶体管MP6。其结果是，时钟信号CLK_P和反相时钟信号CLK_N通过在第二方向上延伸很长的栅极线131至133以及141至143，从时钟驱动器100被提供给主锁存器电路200和从锁存器电路300。在根据本公开的一些示例实施例的半导体器件中，由于时钟信号CLK_P和反相时钟信号CLK_N通过栅极线131至133以及141至143被发送到主锁存器电路200和从锁存器电路300，所以时钟信号CLK_P和反相时钟信号CLK_N不会使用另外的金属来被提供给主锁存器电路200和从锁存器电路300。例如，时钟信号CLK_P和反相时钟信号CLK_N可通过M1层或M2层，被发送到主锁存器电路200和从锁存器电路300，其中，M2层位于M1层之上并通过过孔连接到M1层。然而，由于主锁存器电路200和从锁存器电路300二者从例如单元内部布线接收时钟信号CLK_P和反相时钟信号CLK_N，所以会增加布局中的金属的连接复杂性。其结果是，可能出现诸如制造难度增加或电路面积增加的问题。因此，在一个或多个示例实施例中，时钟信号CLK_P和反相时钟信号CLK_N通过在第二方向上延伸的栅极线131至133以及141至143，从时钟驱动器100被提供到包括在半导体器件中的主锁存器电路200和从锁存器电路300。其结果是，由于例如在时钟驱动器100中产生的单元内部布线在主锁存器和从锁存器中位于不同的行，所以可减少M1层或M2层的连接的数量，并减少可选择地，防止诸如制造难度增加或电路面积增加的问题。图9是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例布局图。参照图9，根据本公开的一些示例实施例的半导体器件可包括布置在第二方向即，图9的垂直方向上的时钟驱动器电路100、主锁存器电路200和从锁存器电路300。在图9中，从锁存器电路300、时钟驱动器电路100和主锁存器电路200被示出为从顶部顺序地布置在第二方向上，但是本公开不限于此。例如，时钟驱动器电路100、主锁存器电路200和从锁存器电路300可以按照这个顺序顺序地布置在第二方向上。也就是说，当三个电路布置在第二方向上时，它们的布置顺序不受限制。栅极线131至133以及141至143可被布置为穿过时钟驱动器电路100、主锁存器电路200和从锁存器电路300。如在上述示例实施例中一样，时钟信号CLK_P和反相时钟信号CLK_N可通过栅极线131至133以及141至143被提供给电路。例如，反相时钟信号CLK_N可被施加到栅极线131，时钟信号CLK_P可被施加到栅极线132，133。另外，反相时钟信号CLK_N可被施加到栅极线141，时钟信号CLK_P可被施加到栅极线142，143。图10是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例框图。参照图10，根据本公开的一些示例实施例的半导体器件可包括多比特触发器。具体地讲，图10的半导体器件20可包括接收2比特输入D0，D1以提供2比特输出Q0，Q1的D触发器。图11是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例电路图。参照图11，示出了被提供有2比特输入D0，D1并提供2比特输出Q0，Q1的触发器。图11中所示的各个电路组件与图6中所示的电路组件类似。换句话说，类似的附图标记可以表示类似的符号。在图11中，附图标记N8,N9,N10,N11,N12可表示节点，附图标记310,410,380,480可表示反相器诸如，反相器210,280，附图标记330,340可表示第一反相器诸如，第一反相器230，附图标记360,460可表示第二反相器诸如，第二反相器260。图12a和图12b是说明图11的触发器电路的布局图。参照图12a和图12b，触发器的一部分被示出为布置在围绕中央的时钟驱动器的两侧。作为参考，图12a和图12b中示出的布局是一个示例，本公开的半导体器件不限于图12a和图12b中示出的布局配置。可通过第一电源轨151向PMOS晶体管提供电源电压VDD。可通过第三电源轨153向NMOS晶体管提供地电压VSS。可通过第四电源轨154向PMOS晶体管提供电源电压VDD。可通过第二电源轨152向NMOS晶体管提供地电压VSS。在图12a示出的布局中，时钟驱动器向栅极线131至133提供时钟信号CLK_P和反相时钟信号CLK_N。传输门320，420、第一主锁存器三态反相器和第二主锁存器三态反相器340，440从栅极线131接收时钟信号CLK_P，并从栅极线132，133接收反相时钟信号CLK_N。因此，如在上述实施例中一样，每个电路组件从栅极线131至133而不是从金属接收时钟信号CLK_P和反相时钟信号CLK_N。此外，图12a中示出的布局可包括栅极线311,312,313,341,342,331,411,412,441,442,431。在图12a中，附图标记381,382,383,384,385可表示有源区。在图12b示出的布局中，时钟驱动器向栅极线141至143提供时钟信号CLK_P和反相时钟信号CLK_N。传输门350，450、第一从锁存器三态反相器和第二从锁存器三态反相器370，470从栅极线141接收时钟信号CLK_P，并从栅极线142，143接收反相时钟信号CLK_N。因此，如在上述实施例中一样，每个电路组件从栅极线141至143而不是从金属接收时钟信号CLK_P和反相时钟信号CLK_N。此外，图12b中示出的布局可包括栅极线361,362,371,372,381,382。图13是根据本公开的一些示例实施例的包括在半导体器件中的触发器的示例电路图，图14是说明图13的触发器电路的布局图。参照图13，根据本公开的一些示例实施例的半导体器件可包括n比特n是2或更大的自然数的多比特触发器。图13的半导体器件10可包括被提供有n比特输入D并提供n比特输出Q的D触发器。参照图14，示出了n比特的多比特触发器10的示例布局。n比特的多比特的触发器10可包括时钟驱动器500和多个触发器500_1至500_n+1。多个触发器500_1至500_n+1可分别包括顺序地布置在第一方向上的主锁存器电路和从锁存器电路。时钟信号CLK_P和反相时钟信号CLK_N可通过在第二方向上延伸很长的栅极线131至133被提供给主锁存器电路。从锁存器电路可通过在第二方向上延伸很长的栅极线141至143接收时钟信号CLK_P和反相时钟信号CLK_N。在图14中，多个触发器500_1至500_n+1被示出为布置在时钟驱动器500的两侧，但本公开的示例实施例不限于此。多个触发器500_1至500_n+1可只布置在时钟驱动器500的一侧。在具体实施方式的结尾，本领域技术人员将理解，在实质上不脱离本公开的示例实施例的情况下，可以对示例实施例进行许多变化和修改。因此，公开的示例实施例用于一般的和描述的意义，而不是用于限制的目的。

权利要求：1.一种半导体器件，包括：时钟驱动器，被配置为输出时钟信号和反相时钟信号，时钟驱动器包括均在第一方向上延伸的第一栅极线、第二栅极线、第三栅极线和第四栅极线，第一栅极线、第二栅极线均被配置为接收时钟信号，第三栅极线和第四栅极线均被配置为接收反相时钟信号；主锁存器电路，与第一栅极线和第三栅极线叠置，使得主锁存器电路被配置为从第一栅极线接收时钟信号并且从第三栅极线接收反相时钟信号；从锁存器电路，与第二栅极线和第四栅极线叠置，使得从锁存器电路被配置为从第二栅极线接收时钟信号并且从第四栅极线接收反相时钟信号。2.根据权利要求1所述的半导体器件，还包括：第一电源轨，在第二方向上延伸，使得时钟驱动器、主锁存器电路和从锁存器电路均连接到第一电源轨，第二方向是与第一方向不同的方向。3.根据权利要求2所述的半导体器件，其中，第一电源轨被配置为接收电源电压。4.根据权利要求3所述的半导体器件，还包括：第二电源轨，在第二方向上延伸，使得时钟驱动器、主锁存器电路和从锁存器电路均连接到第二电源轨，第二电源轨被配置为接收地电压。5.根据权利要求2所述的半导体器件，其中，主锁存器电路和从锁存器电路顺序地布置在第二方向上。6.根据权利要求2所述的半导体器件，其中，第一方向和第二方向彼此正交。7.根据权利要求2所述的半导体器件，其中，第一栅极线和第二栅极线与第一电源轨叠置，使得时钟驱动器、主锁存器电路和从锁存器电路通过第一栅极线和第二栅极线中的一个或多个连接到第一电源轨。8.根据权利要求1所述的半导体器件，其中，第一栅极线包括：第一子栅极线，位于第二栅极线的第一侧；第二子栅极线，位于第二栅极线的第二侧。9.一种半导体器件，包括：时钟驱动器，被配置为输出时钟信号和反相时钟信号，时钟驱动器包括均在第一方向上延伸的第一栅极线和第二栅极线，第一栅极线被配置为接收时钟信号，第二栅极线被配置为接收反相时钟信号；第一触发器，与时钟驱动器顺序地布置在第一方向上，第一触发器被配置为从第一栅极线接收时钟信号，并且从第二栅极线接收反相时钟信号；第二触发器，与时钟驱动器顺序地布置在第一方向上，第二触发器被配置为从第一栅极线接收时钟信号，并且从第二栅极线接收反相时钟信号。10.根据权利要求9所述的半导体器件，其中，第一触发器包括：第一主锁存器电路，与第一栅极线和第二栅极线叠置，使得第一主锁存器电路被配置为从第一栅极线接收时钟信号并且从第二栅极线接收反相时钟信号；第一从锁存器电路，与第一栅极线和第二栅极线叠置，使得第一从锁存器电路被配置为从第一栅极线接收时钟信号并且从第二栅极线接收反相时钟信号；第二触发器包括：第二主锁存器电路，与第一栅极线和第二栅极线叠置，使得第二主锁存器电路被配置为从第一栅极线接收时钟信号并且从第二栅极线接收反相时钟信号；第二从锁存器电路，与第一栅极线和第二栅极线叠置，使得第二从锁存器电路被配置为从第一栅极线接收时钟信号并且从第二栅极线接收反相时钟信号。11.根据权利要求10所述的半导体器件，其中，第一主锁存器电路与第一从锁存器电路顺序地布置在第二方向上，第二主锁存器电路与第二从锁存器电路顺序地布置在第二方向上，第二方向与第一方向正交。12.根据权利要求10所述的半导体器件，还包括：第一电源轨和第二电源轨，第一电源轨和第二电源轨均在第二方向上延伸，使得第一电源轨和第二电源轨在第一方向上彼此间隔分开。13.根据权利要求12所述的半导体器件，其中，第一触发器和时钟驱动器均连接到第一电源轨，第二触发器和时钟驱动器均连接到第二电源轨。14.根据权利要求13所述的半导体器件，其中，第一栅极线和第二栅极线均与第一电源轨叠置。15.根据权利要求13所述的半导体器件，其中，第一栅极线和第二栅极线均与第二电源轨叠置。16.根据权利要求9所述的半导体器件，其中，第一触发器位于时钟驱动器的第一侧，第二触发器位于时钟驱动器的第二侧。17.一种半导体器件，包括：时钟驱动器，被配置为输出时钟信号和反相时钟信号；第一触发器，位于时钟驱动器的第一侧，使得第一触发器与时钟驱动器在第一方向上相邻；第二触发器，位于时钟驱动器的第二侧，使得第二触发器与时钟驱动器在第一方向上相邻；第一栅极线，在第一方向上穿过时钟驱动器和第一触发器；第二栅极线，在第一方向上穿过时钟驱动器和第二触发器。18.根据权利要求17所述的半导体器件，其中，第一触发器和时钟驱动器均连接到第一电源轨；第二触发器和时钟驱动器均连接到第二电源轨。19.根据权利要求17所述的半导体器件，其中，第一栅极线被配置为接收时钟信号；第二栅极线被配置为接收反相时钟信号。

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