申请/专利权人：刘天翔

申请日：2018-07-25

公开（公告）日：2019-01-11

公开（公告）号：CN208367691U

主分类号：G06F17/50(2006.01)I

分类号：G06F17/50(2006.01)I

优先权：

专利状态码：失效-未缴年费专利权终止

法律状态：2021.07.09#未缴年费专利权终止;2019.01.11#授权

摘要：本实用新型公开了一种基于FPGA的Black‑Scholes期权定价模型加速电路，包括CPU系统和FPGA芯片。FPGA芯片包括第一、第二AXI互联矩阵、五个DMA输入模块、一DMA输出模块和BS核心运行模块。CPU系统的GP接口经第一AXI互联矩阵与各DMA输入模块、DMA输出模块的控制接口连接，CPU系统的ACP接口经第二AXI互联矩阵与各DMA输入模块的数据输入接口、DMA输出模块的数据输出接口连接，各DMA输入模块的数据输出接口分别与BS核心运行模块的相应参数输入接口连接，BS核心运行模块的结果输出接口与DMA输出模块的数据输入接口连接。本实用新型加快了Black‑Scholes模型的实现速度，耗时短，功耗低。

主权项：1.一种基于FPGA的Black‑Scholes期权定价模型加速电路，其特征在于：它包括CPU系统和FPGA芯片，其中：FPGA芯片包括第一AXI互联矩阵、第二AXI互联矩阵、五个DMA输入模块、一个DMA输出模块和BS核心运行模块；CPU系统的GP接口经由第一AXI互联矩阵与各DMA输入模块、DMA输出模块的控制接口连接，CPU系统的ACP接口经由第二AXI互联矩阵与各DMA输入模块的数据输入接口、DMA输出模块的数据输出接口连接，各DMA输入模块的数据输出接口分别与BS核心运行模块的相应参数输入接口连接，BS核心运行模块的结果输出接口与DMA输出模块的数据输入接口连接。

全文数据：基于FPGA的Black-Scholes期权定价模型加速电路技术领域本实用新型涉及一种基于FPGA现场可编程门阵列实现的、用于Black-Scholes期权定价模型的加速电路，属于模型加速硬件电路设计领域。背景技术期权定价研究在过去五十年中取得了长足的进步，其中最重要的贡献莫属Black-Scholes模型。Black、Scholes和Merton三人于1973年创立和发展的Black-Scholes模型为包括股票、债券、货币、商品在内的新兴衍生金融市场的各种以市价价格变动定价的衍生金融工具的合理定价奠定了基础。Black-Scholes模型的出现极大地促进了期权交易市场的长期繁荣，并在金融业界和学术界得到广泛应用。目前，Black-Scholes模型依靠CPU执行其内软件程序来实现。从实际实施中可以发现，这种实现方式存在设计复杂、耗时长、延时高的问题。由此可见，设计出一种可以解决软件程序实施Black-Scholes模型所存在的设计复杂、耗时长、延时高问题的技术方案，是目前急需解决的问题。实用新型内容本实用新型的目的在于提供一种基于FPGA的Black-Scholes期权定价模型加速电路，其加快了Black-Scholes模型的实现速度，耗时短，延时小，功耗低。为了实现上述目的，本实用新型采用了以下技术方案：一种基于FPGA的Black-Scholes期权定价模型加速电路，其特征在于：它包括CPU系统和FPGA芯片，其中：FPGA芯片包括第一AXI互联矩阵、第二AXI互联矩阵、五个DMA输入模块、一个DMA输出模块和BS核心运行模块；CPU系统的GP接口经由第一AXI互联矩阵与各DMA输入模块、DMA输出模块的控制接口连接，CPU系统的ACP接口经由第二AXI互联矩阵与各DMA输入模块的数据输入接口、DMA输出模块的数据输出接口连接，各DMA输入模块的数据输出接口分别与BS核心运行模块的相应参数输入接口连接，BS核心运行模块的结果输出接口与DMA输出模块的数据输入接口连接。本实用新型的优点是：本实用新型一方面基于FPGA，通过硬件电路的设计，加快了Black-Scholes模型的实现速度，耗时短，延时小，功耗低，充分发挥了硬件固有的快速特性，另一方面，本实用新型的数据输入输出采用DMA设计，方便了数据存取过程，降低了硬件设计难度，加快了数据存取速度。附图说明图1是本实用新型基于FPGA的Black-Scholes期权定价模型加速电路的组成示意图。图2是CPU系统的组成示意图。图3是BS核心运行模块的组成示意图。图4是正态分布累计分布函数运算模块的组成示意图。图5是输入10组数据的情况下，BS核心运行模块的流水线运行说明图。具体实施方式如图1至图4所示，本实用新型基于FPGA的Black-Scholes期权定价模型加速电路包括CPU系统10和FPGA芯片，其中：FPGA芯片包括第一AXI先进可扩展接口互联矩阵30、第二AXI互联矩阵40、五个DMA直接内存存取输入模块50、一个DMA输出模块60和BS核心运行模块70；CPU系统10的GP接口经由第一AXI互联矩阵30与各DMA输入模块50、DMA输出模块60的控制接口AXILite，即轻型先进可扩展接口连接，CPU系统10的ACP接口经由第二AXI互联矩阵40与各DMA输入模块50的数据输入接口即图1所示MM2S内存对串流主接口、DMA输出模块60的数据输出接口即图1所示S2MM串流对内存主接口连接，各DMA输入模块50的数据输出接口即图1所示MM2S内存对串流串主接口分别与BS核心运行模块70的相应参数输入接口连接，BS核心运行模块70的结果输出接口与DMA输出模块60的数据输入接口即图1所示S2MM串流对内存串从接口连接。在实际设计中，如图2，CPU系统10包括CPU12、存储器13、GP接口通用目的接口14和ACP接口加速一致性接口15，CPU12、存储器13、GP接口14和ACP接口15挂接在AMBA总线高级微控制器总线11上，即CPU12、存储器13、GP接口14和ACP接口15分别通过各自的总线接口与AMBA总线11相连接。在实际操作时，一方面，CPU12将控制指令经由AMBA总线11从GP接口14送出至各DMA输入模块50、DMA输出模块60。另一方面，在各DMA输入模块50的控制下，存储器13将其内存储的数据即若干组数据经由AMBA总线11直接从ACP接口15送出而不经过CPU12，同理，在DMA输出模块60的控制下，从ACP接口15送入的运行结果直接经由AMBA总线11存储到存储器13内而不经过CPU12。在本实用新型中，BS核心运行模块70是加快Black-Scholes模型实现速度的核心模块，其通过硬件电路采取流水线的处理方式，极大地提升了运行速度。流水线方式允许当前运算完成前便开始执行后面的运算，从而可以达到提高运算并行度，加快运行速度的目的，这是软件程序无法实现的。如图3，BS核心运行模块70包括由除法器、对数器、乘法器、开方器、取负器、加法器、指数器、减法器和正态分布累计分布函数运算模块71构成的硬件电路，其中：除法器、对数器、乘法器、开方器、取负器、加法器、指数器、减法器分别由异或门、同或门、与门、与非门、或门、或非门、非门或触发器中的任一个或任几个构成。举例来说，除法器由异或门、同或门、与门、与非门、或门、或非门、非门或触发器中的任一个或任几个构成，对数器由异或门、同或门、与门、与非门、或门、或非门、非门或触发器中的任一个或任几个构成，……。如图3，图中示出了一种较佳地硬件电路构成形式，这种电路达到了启动间隔仅为1时钟周期，延时时间仅为159时钟周期的效果，具有运算简捷、无繁冗处理过程、速度快、运算准确性高等优点。如图3，参数S接口、参数K接口、参数Sigma接口、参数T接口、参数r接口经处理后与正态分布累计分布函数运算模块71的输入接口连接，正态分布累计分布函数运算模块71的输出接口、参数S接口、参数K接口、参数T接口、参数r接口再经处理后与输出接口连接，其中：如图3，位于两个正态分布累计分布函数运算模块71左侧的处理电路由3个除法器、1个对数器、6个乘法器、1个开方器、1个取负器、2个加法器、1个指数器、1个减法器构成，位于两个正态分布累计分布函数运算模块71右侧的处理电路由3个乘法器、1个减法器构成。进一步地，如图4，正态分布累计分布函数运算模块71包括由除法器、乘法器、取负器、加法器、减法器和判断器构成的硬件电路，其中：当正态分布累计分布函数运算模块71的输入参数x为正，判断器输出2，否则，判断器输出3；除法器、乘法器、取负器、加法器、减法器、判断器分别由异或门、同或门、与门、与非门、或门、或非门、非门或触发器中的任一个或任几个构成。举例来说，除法器由异或门、同或门、与门、与非门、或门、或非门、非门或触发器中的任一个或任几个构成，乘法器由异或门、同或门、与门、与非门、或门、或非门、非门或触发器中的任一个或任几个构成，……。如图4，图中示出了实现累计分布函数运算的一种较佳硬件电路构成形式，这种电路达到了延时时间仅为99时钟周期的效果，具有运算简捷、无繁冗处理过程、速度快、运算准确性高等优点。在这里需要说明的是，BS核心运行模块70是基于与门等这些基本的元器件构成的硬件电路，而非软件程序实现，其目的是基于输入的参数S，K，σ，T，r通过Black-Scholes模型获得结果B。图3和图4是经过优化后得到的较佳硬件电路形式。当然，在实际设计中，BS核心运行模块70还可设计为除图3之外的其它构成形式的硬件电路，同理，正态分布累计分布函数运算模块71也可设计为除图4之外的其它构成形式的硬件电路，硬件电路的具体构成可视实际运算需求来合理设计，不受局限。如图1，本实用新型Black-Scholes期权定价模型加速电路的FPGA芯片还包括复位模块20，复位模块20用于执行复位操作，CPU系统10的复位指令接口，即CPU12的复位控制信号接口与复位模块20的复位信号输入接口连接，复位模块20的AXI复位接口与FPGA芯片的第一AXI互联矩阵30、第二AXI互联矩阵40的复位接口连接，复位模块20的周边设备复位接口与各DMA输入模块50、DMA输出模块60、BS核心运行模块70的复位接口连接。在实际使用时，可通过网络或SD卡将待运行的数据输入存储器13内。然后启动本实用新型，CPU12经由AMBA总线11、GP接口14、第一AXI互联矩阵30向五个DMA输入模块50、DMA输出模块60发送控制指令，五个DMA输入模块50、DMA输出模块60开启。于是，在五个DMA输入模块50的控制下，存储器13将其内存储的各组数据每组数据为参数S，K，σ，T，r经由AMBA总线11、ACP接口15送入第二AXI互联矩阵40，然后第二AXI互联矩阵40将各组数据中的五个参数依次经由各自对应的DMA输入模块50送入BS核心运行模块70。参数S，K，σ，T，r在BS核心运行模块70中通过模块内的硬件电路进行Black-Scholes模型运算处理，而后将处理得到的运行结果从BS核心运行模块70的结果输出接口输出。此时，在DMA输出模块60的控制下，BS核心运行模块70输出的各运行结果经由DMA输出模块60、第二AXI互联矩阵40、ACP接口15存储到存储器13内，从而基于所有组数据完成Black-Scholes模型的实现。在实际运行中，基于硬件固有的流水线特性，前后各组数据可以以启动间隔如图3、图4所示电路的启动间隔设计为1时钟周期连续向BS核心运行模块70输入，而不必等BS核心运行模块70输出运行结果后再输入下一组数据。当所有组数据全部运算完成后，存储在存储器13内的所有运行结果可通过网络传输到其它设备或转存至SD卡内。如图5，图中示出了数据组数M＝10时，即以1时钟周期为启动间隔，连续输入10组数据，每组数据包含5个参数的情形下，BS核心运行模块70的运行情况。当时钟频率为100MHz时，1个时钟周期为10ns，于是前后组数据运算之间相差的启动间隔为10ns。对于每次输入的1组数据5个参数的处理需要159个时钟周期，即延时时间为1590ns。前后各组数据的运算时间相重叠，此即流水线技术所节省的时间。也就是说，在处理前一组数据的同时，便开启了后续各组数据的处理，换句话说，流水线技术极大地节省了运算时间。从图5可以看出，整个处理所有数据需要的时间为：延时时间+启动间隔×M-1，前后各组数据运算之间相重叠的部分即为节省的时间。由此可见，M越大，运算节省的时间越多，平均运算时间越接近启动间隔，本实用新型的加速效果越明显。举例说明：设定M＝102400，即执行102400组数据运算，每组数据包含五个参数S，K，σ，T，r，其中σ在图中以Sigma示出。于是，通过本实用新型设计的硬件电路获得Black-Scholes模型的结果B耗时0.011秒。而通过相同价位的移动CPU如ARMCortexA9基于软件程序如Python获得Black-Scholes模型的结果耗时61.64秒，通过台式计算机CPU如Inteli7-8650U基于软件程序如Matlab获得Black-Scholes模型的结果耗时4.333秒。可见，本实用新型大大加快了Black-Scholes模型的实现速度，性能远高于CPU。在本实用新型中，Black-Scholes模型是已有模型，故其具体构成形式、实现原理等不在这里详述。本实用新型的优点是：本实用新型利用了作为适于不同功能的可编程标准器件FPGA所具有的设计难度低，设计周期短，可重构，灵活性好，设计成本低，运行功耗低的优点，基于FPGA通过硬件电路的设计，加快了Black-Scholes模型的实现速度，使快速获取期权定价结果成为可能，耗时短，延时小，功耗低，充分发挥了硬件固有的快速特性。以上所述是本实用新型较佳实施例及其所运用的技术原理，对于本领域的技术人员来说，在不背离本实用新型的精神和范围的情况下，任何基于本实用新型技术方案基础上的等效变换、简单替换等显而易见的改变，均属于本实用新型保护范围之内。

权利要求：1.一种基于FPGA的Black-Scholes期权定价模型加速电路，其特征在于：它包括CPU系统和FPGA芯片，其中：FPGA芯片包括第一AXI互联矩阵、第二AXI互联矩阵、五个DMA输入模块、一个DMA输出模块和BS核心运行模块；CPU系统的GP接口经由第一AXI互联矩阵与各DMA输入模块、DMA输出模块的控制接口连接，CPU系统的ACP接口经由第二AXI互联矩阵与各DMA输入模块的数据输入接口、DMA输出模块的数据输出接口连接，各DMA输入模块的数据输出接口分别与BS核心运行模块的相应参数输入接口连接，BS核心运行模块的结果输出接口与DMA输出模块的数据输入接口连接。2.如权利要求1所述的基于FPGA的Black-Scholes期权定价模型加速电路，其特征在于：所述CPU系统包括CPU、存储器、所述GP接口和所述ACP接口，CPU、存储器、所述GP接口和所述ACP接口挂接在AMBA总线上。3.如权利要求2所述的基于FPGA的Black-Scholes期权定价模型加速电路，其特征在于：所述CPU将控制指令经由所述AMBA总线从所述GP接口送出至各所述DMA输入模块、所述DMA输出模块；在各所述DMA输入模块的控制下，所述存储器将其内存储的数据经由所述AMBA总线直接从所述ACP接口送出，以及在所述DMA输出模块的控制下，从所述ACP接口送入的运行结果直接经由所述AMBA总线存储到所述存储器内。4.如权利要求1所述的基于FPGA的Black-Scholes期权定价模型加速电路，其特征在于：所述BS核心运行模块包括由除法器、对数器、乘法器、开方器、取负器、加法器、指数器、减法器和正态分布累计分布函数运算模块构成的硬件电路。5.如权利要求4所述的基于FPGA的Black-Scholes期权定价模型加速电路，其特征在于：所述正态分布累计分布函数运算模块包括由除法器、乘法器、取负器、加法器、减法器和判断器构成的硬件电路。6.如权利要求1至5中任一项所述的基于FPGA的Black-Scholes期权定价模型加速电路，其特征在于：所述FPGA芯片包括复位模块，所述CPU系统的复位指令接口与复位模块的复位信号输入接口连接，复位模块的AXI复位接口与所述第一AXI互联矩阵、所述第二AXI互联矩阵的复位接口连接，复位模块的周边设备复位接口与各所述DMA输入模块、所述DMA输出模块、所述BS核心运行模块的复位接口连接。

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