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申请/专利权人：博越微电子(江苏)有限公司
申请日：2023-12-31
公开（公告）日：2024-05-24
公开（公告）号：CN118072775A
主分类号：G11C7/22
分类号：G11C7/22
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.06.11#实质审查的生效;2024.05.24#公开
摘要：本发明提供一种分段式设计的ONFI延时调节装置，涉及存储设备技术领域，包括主延时线，所述主延时线包括依次级联的主延时线A、主延时线B和主延时线D，所述主延时线A连接数据传输的时钟信号，所述主延时线A、主延时线B和主延时线D，用于测量当前工作速率下，数据传输的时钟信号的一个周期所需要的延时；写延时线。本发明电路采用分段式设计，实现了一种既能满足低频总延时、又能满足高频高精度要求的延时电路，既实现了数字电路为主，提供大部分延时调节需求，又实现了模拟电路为辅，提供高精度微调，在满足设计指标同时，大大减少了延时单元的数量，由此带来ONFI系统的面积和功耗的降低。
主权项：1.一种分段式设计的ONFI延时调节装置，其特征在于，包括：主延时线，所述主延时线包括依次级联的主延时线A、主延时线B和主延时线D，所述主延时线A连接数据传输的时钟信号，所述主延时线A、主延时线B和主延时线D，用于测量当前工作速率下，数据传输的时钟信号的一个周期所需要的延时；写延时线，所述写延时线包括依次级联的延时值均不相同的写延时线A、写延时线B和写延时线C，所述写延时线C的输出并联有多组写延时线D，所述写延时线A连接数据传输的时钟信号，用于在一个时钟周期范围内，对写数据通路的所有的DQDBI数据Bit的延时进行调节，所述写延时线C和写延时线D均包括独立的延时线，用于调整各个写DQDBI数据Bit之间的延时差异；读延时线，所述读延时线包括依次级联的延时值均不相同的读延时线A、读延时线B和读延时线C，所述读延时线C的输出并联有多组读延时线D，所述读延时线A连接数据传输的选择信号DQS，用于在一个时钟周期范围内，对读数据通路中所有的DQDBI数据Bit的延时进行调节，所述写读延时线C和读延时线D均包括独立的延时线，用于调整各个写DQDBI数据Bit之间的延时差异。
全文数据：
权利要求：
百度查询： 博越微电子(江苏)有限公司 一种分段式设计的ONFI延时调节装置
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