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申请/专利权人：哈尔滨工程大学
申请日：2021-06-04
公开（公告）日：2024-05-28
公开（公告）号：CN113314176B
主分类号：G11C13/00
分类号：G11C13/00;G06F7/503
优先权：
专利状态码：有效-授权
法律状态：2024.05.28#授权;2021.09.14#实质审查的生效;2021.08.27#公开
摘要：本发明属于加法器技术领域，具体涉及一种忆阻器‑CMOS逻辑模块及基于忆阻器‑CMOS逻辑模块的因式分解超前进位加法器。本发明提供的基于忆阻器‑CMOS逻辑模块的因式分解超前进位加法器包括三部分，第一部分产生进位传播和进位生成函数，第二部分完成进位的因式分解，第三部分完成进位和求和；所述的第一部分包括四组忆阻器‑CMOS逻辑模块；所述的第二部分包括二十组忆阻器；所述的第三部分包括四组忆阻器‑CMOS逻辑模块和十四组忆阻器。本发明利用因式分解将逻辑分解，后将逻辑物理融合在一起，减少了器件使用数量和功耗，实现更高速的加法运算。
主权项：1.一种忆阻器-CMOS逻辑模块，其特征在于：包括第一忆阻器U1、第二忆阻器U2、第三忆阻器U3、第四忆阻器U4、PMOSM1和NMOSM2；所述的第一忆阻器U1的非极性端与第三忆阻器U3的极性端串联，在端口连接处接输入脉冲A3；所述的第二忆阻器U2的非极性端与第四忆阻器U4的极性端串联，在端口连接处接输入脉冲B3；所述的PMOSM1和NMOSM2构成CMOS反相器的结构；所述的第三忆阻器U3的非极性端与第四忆阻器U4的非极性端相连之后输入到PMOSM1的D极；所述的第一忆阻器U1的极性端与第二忆阻器U2的极性端相连之后输入到CMOS反相器结构的G极，CMOS反相器输出P3，在第一忆阻器U1的极性端与第二忆阻器U2的极性端相连处引出输出G3。
全文数据：
权利要求：
百度查询： 哈尔滨工程大学 忆阻器-CMOS逻辑模块及因式分解超前进位加法器
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