申请/专利权人：灿芯半导体(上海)股份有限公司

申请日：2022-04-11

公开（公告）日：2024-06-11

公开（公告）号：CN114884510B

主分类号：H03M1/10

分类号：H03M1/10;H03M1/46

优先权：

专利状态码：有效-授权

法律状态：2024.06.11#授权;2022.08.26#实质审查的生效;2022.08.09#公开

摘要：本发明公开了一种低误码率的SARADC电路，包括：依次相接的电容DAC阵列、比较器和SAR逻辑电路，所述SAR逻辑电路产生比较器的使能信号和电容DAC阵列的控制信号；所述SAR逻辑电路包括M个位处理单元和对应的M个DFF单元，其中M≥3且为正整数；各所述位处理单元分别连接所述比较器、电容DAC阵列和采样时钟CKS；所述DFF单元连接各所述位处理单元和采样时钟CKS。本发明可以规避比较器亚稳态被后续逻辑误识别导致的误码率问题，降低出错概率，从而满足低误码率系统的ADC应用需求。

主权项：1.一种低误码率的SARADC电路，其特征在于，包括：依次相接的电容DAC阵列、比较器、比较器时钟产生电路和SAR逻辑电路，其中，所述SAR逻辑电路包括M个位处理单元和对应的M个DFF单元，其中M≥3且为正整数；M个所述位处理单元各自的位亚稳态输出MO端依次相接到下一个位处理单元的亚稳态状态输入MI端，M个所述位处理单元各自的位完成信号输出RO端依次相接到下一个位处理单元的位准备信号输入RI端；第一个所述位处理单元的MI端连接到“0”电位；第一个所述位处理单元的RI端连接到采样时钟CKS；最后一个所述位处理单元的MO端通过第二非门连接第三与非门的一个输入端；最后一个所述位处理单元的RO端连接第三与非门的另一个输入端；第三与非门的输出端通过第三非门连接所述异步时钟产生电路；所述位处理单元包括：第四非门I19、第五非门I22、第六非门I26、第七非门I27、第八非门I28、第九非门I29、第十非门I30、第四与非门I21、第五与非门I24、同或门I13、第一或非门I14、第二或非门I15、第三或非门I16、第四或非门I17、第五或非门I18、第六或非门I20、第七或非门I25、第一锁存器I11、第二锁存器I12和延时器I23，其中，位处理单元的MI端连接所述第四或非门I17和第六或非门I20各自的第一输入端；位处理单元的Q端连接所述第一锁存器I11的D端；位处理单元的CKS端连接所述第一锁存器I11和第二锁存器I12各自的SET端，同时连接所述第三或非门I16的第一输入端和所述第七或非门I25的第二输入端；位处理单元的QB端连接所述第二锁存器I12的D端；位处理单元的RI端连接第七或非门I25的第一输入端；位处理单元的MO端连接所述第四非门I19的输出端；位处理单元的D端连接所述第六或非门I20的输出端；位处理单元的RO端连接所述延时器I23的输出端；所述同或门I13的两个输入端分别接第一锁存器I11和第二锁存器I12各自的Q端，输出端连接所述第一或非门I14的第一输入端；所述第一或非门I14的第二输入端连接所述延时器I23的输出端，输出端连接所述第二或非门I15的第二输入端；所述第二或非门I15的第一输入端连接所述第三或非门I16的输出端；所述第三或非门I16的第二输入端连接所述第二或非门I15的输出端；所述第四或非门I17的输出端连接所述第四非门I19的输入端，第二输入端连接所述第三或非门I16的输出端，所述第五或非门I18的第一输入端连接所述第三或非门I16的输出端，第二输入端连接所述第一锁存器I11的Q端，输出端连接所述第六或非门I20的第二输入端；所述第四与非门I21的两个输入端分别接所述第一锁存器I11和第二锁存器I12各自的Q端，输出端连接所述第五非门I22的输入端；所述第五非门I22的输出端连接所述延时器I23的输入端；所述第五与非门I24的第一输入端连接所述第五非门I22的输出端，第二输入端连接所述第七或非门I25的输出端，输出端连接所述第十非门I30的输入端；所述第十非门I30的输出端连接所述第一锁存器I11和第二锁存器I12各自的EN端；所述第一锁存器I11和第二锁存器I12各自的Q端及Q反端分别通过所述第六非门I26、第七非门I27、第八非门I28和第九非门I29连接所述电容DAC阵列；所述异步时钟产生电路连接所述比较器的时钟输入端CMP_EN和采样时钟CKS；所述异步时钟产生电路包括第一非门、第一与非门、第二与非门和延时单元；所述第一非门的输入端接采样时钟CKS；所述第一与非门的两个输入端连接比较器的Q端和QB端；所述第一非门的输出端、第一与非门的输出端以及第三非门的输出端分别连接所述第二与非门的三个输入端；所述第二与非门的输出端连接所述延时单元的输入端；所述延时单元的输出端连接所述比较器的使能端。

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