申请/专利权人：广西师范大学

申请日：2020-10-16

公开（公告）日：2024-06-14

公开（公告）号：CN112187257B

主分类号：H03L7/085

分类号：H03L7/085

优先权：

专利状态码：有效-授权

法律状态：2024.06.14#授权;2021.01.22#实质审查的生效;2021.01.05#公开

摘要：本发明公开了一种高速低抖动数据同步鉴相器，包括数据锁存电路、数据时钟比较电路、数据修正电路和判决电路；所述数据锁存电路用于接收外部输入的高速数据流，并在下一时钟周期的上升沿到来时将其锁存起来；所述数据时钟比较电路将数据流与输入参考时钟进行时序对比；所述数据修正电路先将前端锁存的数据信号与接收到的时钟信号进行校正，确保其在下一时钟来临时将各数据与输入时钟对齐；所述判决电路用于确定数据和时钟的超前滞后关系；本发明具有恢复时钟抖动小，调谐范围大，低功耗、结构简单等优点。

主权项：1.一种高速低抖动数据同步鉴相器，其特征在于，包括数据锁存电路、数据时钟比较电路、数据修正电路和判决电路；所述的数据锁存电路分别连接数据时钟比较电路、数据修正电路和判决电路，所述数据时钟比较电路连接数据修正电路，所述数据修正电路连接判决电路；所述数据锁存电路包含：缓冲器BUF1、缓冲器BUF2、缓冲器BUF3、触发器DFF1、触发器DFF2、触发器DFF3、DATA端、CLK1端和CLK2端；所述CLK2端分别连接数据修正电路输入端和判决电路输入端，所述触发器DFF1、触发器DFF2和触发器DFF3的Q端分别连接数据时钟比较电路输入端和数据修正电路输入端，所述触发器DFF1、触发器DFF2和触发器DFF3的D端分别对应连接缓冲器BUF1、缓冲器BUF2和缓冲器BUF3的输出端，所述CLK1端分别连接触发器DFF1、触发器DFF2的时钟输入端，所述CLK2端连接触发器DFF3的时钟输入端，所述DATA端分别连接缓冲器BUF1、缓冲器BUF2、缓冲器BUF3的输入端；所述数据时钟比较电路包含三输入与门AND；所述三输入与门AND的输出端连接数据修正电路输入端，所述三输入与门AND的三个输入端分别对应连接触发器DFF1、触发器DFF2和触发器DFF3的Q端；所述数据修正电路包含判决寄存器；所述的判决寄存器的使能输入端REG_ENABLE连接数据时钟比较电路输出端，所述判决寄存器的数据输出端DATA_IN1、数据输出端DATA_IN2和数据输出端DATA_IN3分别连接判决电路输入端，所述判决寄存器的时钟输入端连接数据锁存电路，所述判决寄存器的数据输入端DATA1、数据输入端DATA2和数据输入端DATA3分别对应连接触发器DFF1、触发器DFF2和触发器DFF3的Q端，所述判决寄存器的时钟输出端输出RE_TIMING信号；所述判决电路包含触发器DFF4、触发器DFF5、触发器DFF6以及异或门XOR1和异或门XOR2；所述触发器DFF4、触发器DFF5和触发器DFF6的时钟输入端连接数据锁存电路，所述触发器DFF4、触发器DFF5和触发器DFF6的D端分别对应连接所述数据修正电路输出端，所述触发器DFF4的Q端连接异或门XOR1，所述触发器DFF5的Q端分别连接异或门XOR1和异或门XOR2，所述触发器DFF6的Q端连接异或门XOR2；所述异或门XOR1和异或门XOR2用于输出超前信号EARLY或滞后信号LATE。

全文数据：

权利要求：

百度查询： 广西师范大学 一种高速低抖动数据同步鉴相器

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