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申请/专利权人：河南大学
摘要：本发明提出了一种并行高逻辑密度CRC与FEC逻辑共享编码电路及设计方法，包括FEC输入路径和CRC输入路径；CRC输入路径包括输入异或门，输入异或门与CRC主干电路输入端相连接，CRC主干电路输出端与选择开关fec_en相连接；FEC输入路径包括输入异或门，输入异或门与FEC主干电路输入端相连接，FEC主干电路输出端与选择开关fec_en相连接；FEC输入路径和CRC输入路径共享多个线性寄存器、多个异或门，并提出了并行高逻辑密度CRC与FEC逻辑共享编码电路的设计方法，进行公共因子消除与关键路径延迟计算。本发明在共享寄存器及公共编码因子的同时通过公共因子消除与关键路径延迟计算，在不降低电路的工作频率的前提下提高编码逻辑密度降低电路的硬件资源占用。
主权项：1.一种并行高逻辑密度CRC与FEC逻辑共享编码电路，其特征在于，包括输入异或门，FEC路径、CRC路径和选择开关fec_en，选择开关fec_en与输入异或门相连接；输入异或门与FEC路径输入端相连接，FEC路径输出端与选择开关fec_en相连接；输入异或门与CRC路径输入端相连接，CRC路径输出端与与选择开关fec_en相连接；FEC路径和CRC路径中分别包括依次连接的多个线性寄存器，且相邻的两个线性寄存器串联连接或通过一个异或门串联连接，FEC路径和CRC路径共享多个线性寄存器、多个异或门。
全文数据：
权利要求：
百度查询： 河南大学 一种并行高逻辑密度CRC与FEC逻辑共享编码电路及设计方法
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