申请/专利权人：奇捷科技(深圳)有限公司

申请日：2023-07-04

公开（公告）日：2023-09-19

公开（公告）号：CN116522831B

主分类号：G06F30/327

分类号：G06F30/327;G06F18/22;G06F30/394

优先权：

专利状态码：有效-授权

法律状态：2023.09.19#授权;2023.08.18#实质审查的生效;2023.08.01#公开

摘要：本申请涉及数字芯片设计技术领域，提供了门级网表的更正方法、装置、设备及存储介质，其中，该方法基于当前设计阶段的初始门级网表、上一设计阶段的初始门级网表、上一阶段的逻辑更正文本获取当前设计阶段的逻辑更正文本，并对当前设计阶段的初始门级网表、上一设计阶段的初始门级网表，基于上一设计阶段的逻辑更正文本对上一设计阶段的初始门级网表进行更正后获得的上一设计阶段的结果门级网表进行关键组件特征匹配，及在若匹配成功，基于当前设计阶段的逻辑更正文本对当前设计阶段的初始门级网表进行更正，得到当前设计阶段的结果门级网表。该方法提高了在数字芯片设计流程中对可测试设计阶段或布局布线阶段进行逻辑更正的效率。

主权项：1.一种门级网表的更正方法，其特征在于，所述方法包括：获取参考文件和第一门级网表；其中，所述参考文件包括第二门级网表、第三门级网表和第一逻辑更正文本，所述第一门级网表为当前设计阶段的初始门级网表，所述第二门级网表为上一设计阶段的初始门级网表，所述第三门级网表为基于所述第一逻辑更正文本对所述第二门级网表进行更正后获得的上一设计阶段的结果门级网表；基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本；其中，所述第二逻辑更正文本用于对所述第一门级网表进行逻辑更正；对所述第一门级网表、所述第二门级网表和所述第三门级网表进行关键组件特征匹配；若匹配成功，基于所述第二逻辑更正文本对所述第一门级网表进行更正，得到第四门级网表；其中，所述第四门级网表为当前设计阶段的结果门级网表；其中，所述基于所述第一门级网表、所述第二门级网表和所述第一逻辑更正文本获取第二逻辑更正文本，包括：基于预设的逻辑识别算法对所述第一门级网表进行逻辑特征提取，得到第一逻辑特征数据集，并基于所述逻辑识别算法对所述第二门级网表进行逻辑特征提取，得到第二逻辑特征数据集；基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本；其中，所述第一逻辑特征数据集包括所述第一门级网表的所有第一逻辑事件，每个所述第一逻辑事件均设有唯一的第一标识码，所述第二逻辑特征数据集包括所述第二门级网表的所有第二逻辑事件，每个所述第二逻辑事件均设有唯一的第二标识码，所述基于所述第一逻辑特征数据集、所述第二逻辑特征数据集和所述第一逻辑更正文本获取所述第二逻辑更正文本，包括：针对每个所述第一标识码，在所述第二逻辑特征数据集中匹配与所述第一标识码一致的第二标识码，若在所述第二逻辑特征数据集中能够匹配到与所述第一标识码一致的所述第二标识码，将所述第一标识码对应的所述第一逻辑事件确定为预定待更正逻辑事件，及基于所有所述预定待更正逻辑事件构建预定待更正逻辑事件数据集；基于所述第一逻辑更正文本在所述预定待更正逻辑事件数据集中确定待更正逻辑事件，并基于所有所述待更正逻辑事件构建待更正逻辑事件数据集；基于所述第一逻辑更正文本和所述待更正逻辑事件数据集获取所述第二逻辑更正文本。

全文数据：

权利要求：

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