申请/专利权人：杭州沃镭智能科技股份有限公司

申请日：2019-12-02

公开（公告）日：2024-06-18

公开（公告）号：CN110968001B

主分类号：G05B19/042

分类号：G05B19/042

优先权：

专利状态码：有效-授权

法律状态：2024.06.18#授权;2020.05.01#实质审查的生效;2020.04.07#公开

摘要：本发明公开了一种基于FPGA+MCU的高速模拟量采集板卡，包括信号调理电路、ADC采样电路、FPGA芯片、MCU处理器和通讯模块；所述FPGA芯片包括ADC控制器、前端FIFO存储器、DDR3控制器、后端FIFO存储器和DDR3SDRAM存储器；其中，信号调理电路差分电路、8位拨码开关、仪表放大器、低通滤波电路、电压跟随器电路，信号调理电路接收发信设备发出的模拟信号，滤除模拟信号的噪声并将模拟信号调理为±10V模拟信号后输出。本发明利用信号调理电路进行差分输入，可以补偿地线上的压降，通过拨动其8位拨码开关的相应开关，可以配置±50V、±25V和±12.5V这三种信号输入范围，以及20Hz、300Hz和10kHz三种低通滤波截止频率，实现不同范围信号的检测及不同频段噪声的滤波。

主权项：1.一种基于FPGA+MCU的高速模拟量采集板卡，其特征在于，包括信号调理电路、ADC采样电路、FPGA芯片、MCU处理器和通讯模块；所述FPGA芯片包括ADC控制器、前端FIFO存储器、DDR3控制器、后端FIFO存储器和DDR3SDRAM存储器；其中，信号调理电路接收发信设备发出的模拟信号，滤除模拟信号的噪声并将模拟信号调理为±10V模拟信号后输出；MCU处理器通过通讯模块接收上位机发送的指令，并根据该指令向FPGA芯片输出控制信号，FPGA芯片通过ADC控制器向ADC采样电路输出采样开始信号和终止信号，ADC采样电路对调理后的模拟信号进行模数转换后发送至前端FIFO存储器，并向ADC控制器反馈结束信号，前端FIFO存储器向DDR3控制器输出写请求信号，DDR3控制器读取前端FIFO存储器中的数字信号并高速写入DDR3SDRAM存储器中；MCU处理器向后端FIFO存储器发送控制信号，后端FIFO存储器向DDR3控制器输出请求信号，DDR3控制器读取DDR3SDRAM存储器中的数据给后端FIFO存储器，后端FIFO存储器将数据输出到MCU处理器，MCU处理器通过通讯模块将数据发送到上位机；所述信号调理电路具有八个通道，每个通道均包括第一信号输入端、第二信号输入端、差分电路、8位拨码开关、仪表放大器、低通滤波电路、电压跟随器电路和信号输出端；其中，所述差分电路包括与第一信号输入端串联的第一电阻、第二电阻、第三电阻、第四电阻和第五电阻，第五电阻末端接地，以及与第二信号输入端串联的第六电阻、第七电阻、第八电阻、第九电阻和第十电阻，第十电阻末端接地；第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻和第十电阻均为215kΩ；所述8位拨码开关的第一开关的输入引脚连接至第一电阻的末端，第二开关的输入引脚连接至第六电阻的末端，第三开关的输入引脚连接至第三电阻的末端，第四开关的输入引脚连接至第八电阻的末端，第五开关的输入引脚连接至第四电阻的末端，第六开关的输入引脚连接至第九电阻的末端；所述仪表放大器的正向输入端与所述第二开关、第四开关、第六开关的输出引脚连接，仪表放大器的反向输入端与所述第一开关、第三开关、第五开关的输出引脚连接，仪表放大器的输出端连接所述低通滤波电路的输入端，低通滤波电路的输出端连接所述电压跟随器电路的正向输入端，电压跟随器电路的输出端与所述信号输出端连接；所述ADC采样电路设有高速IO接口，并通过高速IO接口与所述FPGA芯片连接。

全文数据：

权利要求：

百度查询： 杭州沃镭智能科技股份有限公司 一种基于FPGA+MCU的高速模拟量采集板卡

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