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申请/专利权人：合肥埃科光电科技股份有限公司
申请日：2024-03-15
公开（公告）日：2024-06-21
公开（公告）号：CN118227047A
主分类号：G06F3/06
分类号：G06F3/06;G06F15/78
优先权：
专利状态码：在审-公开
法律状态：2024.06.21#公开
摘要：本发明提出一种基于FPGA的DDR控制器的读写系统、方法及存储介质。该系统包括：DDR控制器和至少一个DDR存储器。其中，DDR控制器用于判断时钟信号中任一时钟沿的使用环境是否满足发送情形，若满足，则发送当前状态的DDR指令，然后再次更新DDR指令；反之，仅更新当前状态的DDR指令；基于发送当前状态的DDR指令，DDR控制器执行读操作写操作。本发明中DDR控制器基于FPGA所实现，在FPGA内通过设置写读处理模块，以判断时钟沿信号的使用信号，并提出高效读写操作的解决方案，解决了当前技术中实现高效读写依赖于FPGA封装IP本身的性能。本发明中DDR控制器的读写方法基于FPGA所实现，使得读写方法可以实时处理判断，保证高效且无遗漏的执行读写操作。
主权项：1.一种基于FPGA的DDR控制器的读写系统，其特征在于，包括：DDR控制器，判断时钟信号中任一时钟沿的使用环境是否满足发送情形，若满足，则发送当前状态的DDR指令，然后再次更新DDR指令；反之，仅更新当前状态的DDR指令；基于发送当前状态的DDR指令，DDR控制器执行读操作写操作；其中，所述使用环境，包括：数据存在状态、数据数量、读指令写指令存在状态及指令信息状态、指令的接收时间；所述发送情形为当前任一时钟沿中指令所包含的数据的数量等于最大一次命令burst长度和或指令所包含的读指令写指令信息状态存在异常和或指令为超时接收状态；至少一个DDR存储器，连接DDR控制器，接收并缓存写入数据。
全文数据：
权利要求：
百度查询： 合肥埃科光电科技股份有限公司 基于FPGA的DDR控制器的读写系统、方法及存储介质
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