申请/专利权人:华虹半导体(无锡)有限公司
申请日:2024-03-05
公开(公告)日:2024-06-25
公开(公告)号:CN118251011A
主分类号:H10B41/42
分类号:H10B41/42;H10B41/40;H10B41/30;H01L21/28
优先权:
专利状态码:在审-公开
法律状态:2024.06.25#公开
摘要:本发明公开了一种改善ETOX闪存循环测试次数的方法,包括:步骤一、提供形成有浅沟槽隔离的半导体衬底,外围电路区中的浅沟槽隔离的排列密度小于闪存单元区的浅沟槽隔离的排列密度。步骤二、依次形成隧穿介质层和浮栅多晶硅。步骤三、对浮栅多晶硅的表面进行快速热氧化处理并形成第一氧化层。步骤四、去除第一氧化层。步骤五、采用化学机械研磨工艺对所述浮栅多晶硅平坦化。外围电路区的研磨速率快于闪存单元区的研磨速率,化学机械研磨工艺保证将外围电路区的多晶硅残留都消除的条件下减少闪存单元区的多晶硅损耗。本发明能保证外围电路区不产生浮栅多晶硅研磨残留的条件下增加闪存单元区的浮栅多晶硅的厚度,从而改善循环测试次数。
主权项:1.一种改善ETOX闪存循环测试次数的方法,其特征在于,包括:步骤一、提供形成有浅沟槽隔离的半导体衬底,所述浅沟槽隔离的顶部表面高于所述半导体衬底表面;所述半导体衬底分为闪存单元区和外围电路区,所述外围电路区中的所述浅沟槽隔离的排列密度小于所述闪存单元区的所述浅沟槽隔离的排列密度;步骤二、依次形成隧穿介质层和浮栅多晶硅;所述隧穿介质层形成于所述半导体衬底表面;所述浮栅多晶硅的顶部表面高于所述浅沟槽隔离的顶部表面,所述浮栅多晶硅的底部区域将所述浅沟槽隔离之间的区域完全填充;步骤三、对所述浮栅多晶硅的表面进行快速热氧化处理并形成第一氧化层;步骤四、去除所述第一氧化层;步骤五、采用化学机械研磨工艺对所述浮栅多晶硅平坦化;所述外围电路区中的所述浅沟槽隔离的排列密度小于所述闪存单元区的所述浅沟槽隔离的排列密度使得所述外围电路区的研磨负载小于所述闪存单元区的研磨负载,利用所述外围电路区的研磨负载小于所述闪存单元区的研磨负载的特征,使所述外围电路区的研磨速率快于所述闪存单元区的研磨速率,以保证将所述外围电路区的多晶硅残留都消除的条件下减少所述闪存单元区的多晶硅损耗,从而增加所述闪存单元区的所述浮栅多晶硅的厚度并从而改善ETOX闪存循环测试次数。
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权利要求:
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