申请/专利权人：上海华虹宏力半导体制造有限公司;华虹半导体(无锡)有限公司

申请日：2024-03-28

公开（公告）日：2024-06-25

公开（公告）号：CN118250999A

主分类号：H10B41/10

分类号：H10B41/10;H10B41/35;H10B41/50;H01L27/02

优先权：

专利状态码：在审-公开

法律状态：2024.06.25#公开

摘要：本发明提供了一种闪存存储器版图、闪存存储器及其制作方法，应用于半导体制造技术领域。在本发明中，其通过将用于对端头区内的控制栅第一控制栅和第二控制栅进行图形化的第二浮栅图形沿所述第一浮栅图形的奇偶行及端头区的奇偶列的间隔设置在所述端头区的方式，实现将相邻两组所述有源阵列区之间的所述第一控制栅和第二控制栅断开的目的，并通过将字线图形设置在端头区内的所述第二浮栅图形上的方式，省去去除端头区内的有源区图形，从而避免现有技术中将字线图形设置在端头区内的有源区图形上所造成的对有源区图形的占用，即实现了减小端头区面积，提高存储单元的有效面积利用率，增大工艺窗口的目的。

主权项：1.一种闪存存储器版图，包括多组有源阵列区及位于相邻所述有源阵列区之间的端头区，其特征在于，所述闪存存储器版图包括：第一浮栅版图层，所述第一浮栅版图层包括多个沿列方向平行间隔排列且沿行方向延伸的第一浮栅图形，所述第一浮栅图形横跨所述有源阵列区和所述端头区；控制栅版图层，所述控制栅版图层包括沿所述列方向平行间隔排列且沿所述行方向延伸的多个第一控制栅图形和多个第二控制栅图形，且每个所述第一浮栅图形上对应设置有一组隔离且横跨所述有源阵列区和所述端头区的所述第一控制栅图形和所述第二控制栅图形；第二浮栅版图层，所述第二浮栅版图层包括位于所述端头区内的多个沿所述列方向延伸的第二浮栅图形，且在相邻两列所述端头区中，一列所述端头区中的多个所述第二浮栅图形位于奇数行所述第一浮栅图形上所设置的所述第一控制栅图形和第二控制栅图形上，另一列所述端头区中的多个所述第二浮栅图形则位于偶数行所述第一浮栅图形上所设置的所述第一控制栅图形和所述第二控制栅图形上；字线版图层，所述字线版图层包括多个沿所述列方向平行间隔排列且沿所述行方向延伸的字线图形，且每个所述第一浮栅图形上对应设置有一横跨所述有源阵列区和所述端头区的所述字线图形；控制栅接触孔版图层，所述控制栅接触孔版图层包括位于每列所述端头区内的多个沿所述列方向间隔排布的控制栅接触孔图形，且在每一列所述端头区中，所述控制栅接触孔图形位于未设置有所述第二浮栅图形的奇数行或偶数行的所述第一浮栅图形上的所述第一控制栅图形和所述第二控制栅图形上；字线接触孔版图层，所述字线接触孔版图层包括位于所述端头区内的多个沿所述列方向间隔排布的字线接触孔图形，且在每一列所述端头区中，所述字线接触孔图形位于所述第二浮栅图形上所对应的字线图形上。

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