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申请/专利权人：三星电子株式会社

摘要：本发明提供一种刻蚀方法和一种制造半导体器件的方法。所述刻蚀方法包括：将第一处理气体的等离子体提供到刻蚀对象，以在所述刻蚀对象上形成沉积层，所述第一处理气体包括碳氟化合物气体和惰性气体，并且所述刻蚀对象包括包含氧化硅的第一区和包含氮化硅的第二区；将惰性气体的等离子体提供到在所述刻蚀对象上具有所述沉积层的所述刻蚀对象，以活化所述氧化硅的刻蚀反应，其中，将负直流电压施加到与所述刻蚀对象分隔开以面对所述刻蚀对象的刻蚀表面的相对部，所述相对部包括硅；以及随后，提供第二处理气体的等离子体，以去除刻蚀反应产物，所述第二处理气体包括惰性气体和含氧气体。

主权项：1.一种刻蚀方法，包括：将第一处理气体的等离子体提供到刻蚀对象，以在所述刻蚀对象上形成沉积层，所述第一处理气体包括碳氟化合物气体和惰性气体，并且所述刻蚀对象包括包含氧化硅的第一区和包含氮化硅的第二区；将不具有碳氟化合物气体的惰性气体的等离子体提供到在所述刻蚀对象上具有所述沉积层的所述刻蚀对象，以活化所述氧化硅的刻蚀反应，其中，将负直流电压施加到与所述刻蚀对象分隔开以面对所述刻蚀对象的刻蚀表面的相对部，所述相对部包括硅；以及随后，提供第二处理气体的等离子体，以去除刻蚀反应产物，所述第二处理气体包括惰性气体和含氧气体，不包括碳氟化合物气体。

全文数据：刻蚀方法以及利用该刻蚀方法制造半导体器件的方法相关申请的交叉引用将于2017年11月28日向韩国知识产权局提交的名称为“刻蚀方法以及利用该刻蚀方法制造半导体器件的方法”的韩国专利申请No.10-2017-0161019以引用的方式整体并入本文。技术领域实施例涉及一种刻蚀方法和利用此刻蚀方法制造半导体器件的方法。背景技术在制造半导体器件的过程中可执行刻蚀方法。被刻蚀的对象可包含多种结构和或多种材料。刻蚀可以相对于一种材料选择性地去除另一种材料，使得刻蚀具有刻蚀选择性。发明内容实施例涉及一种刻蚀方法，包括：将第一处理气体的等离子体提供到刻蚀对象，以在所述刻蚀对象上形成沉积层，所述第一处理气体包括碳氟化合物气体和惰性气体，并且所述刻蚀对象包括包含氧化硅的第一区和包含氮化硅的第二区；将惰性气体的等离子体提供到在所述刻蚀对象上具有所述沉积层的所述刻蚀对象，以活化所述氧化硅的刻蚀反应，其中，将负直流电压施加到与所述刻蚀对象分隔开以面对所述刻蚀对象的刻蚀表面的相对部，所述相对部包括硅；以及随后，提供第二处理气体的等离子体，以去除刻蚀反应产物，所述第二处理气体包括惰性气体和含氧气体。实施例还涉及制造半导体器件的方法，所述方法包括：形成包括氧化硅且覆盖封盖图案和下绝缘隔层的上绝缘隔层，所述封盖图案设置在栅极结构上，所述下绝缘隔层覆盖与所述栅极结构相邻的源极漏极层；以及形成穿过所述上绝缘隔层和所述下绝缘隔层的接触孔，以暴露所述源极漏极层。形成所述接触孔可包括：在所述上绝缘隔层上形成包括氮化硅的掩模，提供第一处理气体的等离子体，以在所述掩模上和在所述上绝缘隔层的暴露的上表面上形成沉积层，所述第一处理气体包括碳氟化合物气体和惰性气体，随后，提供惰性气体的等离子体，以活化所述氧化硅的刻蚀反应，其中，将负直流电压施加到与刻蚀对象分隔开以面对所述刻蚀对象的刻蚀表面的相对部，所述相对部包括硅，以及随后，提供第二处理气体的等离子体，以去除刻蚀反应产物，所述第二处理气体包括惰性气体和含氧气体。实施例还涉及一种制造半导体器件的方法，所述方法包括：在栅极结构和与所述栅极结构相邻的源极漏极层上形成绝缘隔层；以及形成穿过所述绝缘隔层的接触孔，以暴露所述源极漏极层，其中，形成所述接触孔包括：在所述绝缘隔层上形成包括氮化硅的掩模，提供第一处理气体的等离子体，以在所述掩模上和在所述绝缘隔层的暴露的上表面上形成沉积层，所述第一处理气体包括碳氟化合物气体和惰性气体，随后，提供惰性气体的等离子体，其中，在提供所述惰性气体的等离子体时将硅离子施加到所述沉积层，以及随后，提供第二处理气体的等离子体，所述第二处理气体包括惰性气体和含氧气体。附图说明通过参考附图详细描述示例实施例，特征对于本领域技术人员将变得显而易见，其中：图1示出了根据示例实施例的刻蚀方法的流程图。图2至图4示出了根据示例实施例的刻蚀方法中的刻蚀对象的剖面图。图5示出了根据示例实施例的刻蚀对象和用于执行刻蚀方法的刻蚀设备的剖面图。图6、图8、图11、图14、图17、图20、图22和图28示出了根据示例实施例的刻蚀方法中的各阶段的平面图。图7、图9、图10、图12、图13、图15、图16、图18、图19、图21、图23至图27和图29示出了根据示例实施例的刻蚀方法中的各阶段的剖面图。具体实施方式图1为示出根据示例实施例的刻蚀方法的流程图。图2至图4是示出根据示例实施例的用于说明刻蚀方法的刻蚀对象的剖面图。参照图1和图2，在本发明的实施例中，包含碳氟化合物的沉积层DP可形成在刻蚀对象的表面上S10。刻蚀对象暴露的上表面可包括第一区和第二区，例如第一区包含氧化硅，例如第二区包含氮化硅。例如，刻蚀对象可包括衬底110、设置在衬底110上的多个凸出部120、围绕凸出部120的保护部140、覆盖保护部140且包括氧化硅的牺牲层160和设置在牺牲层160上的掩模180。凸出部120可具有从衬底110向上突出的形状，并且可以彼此分隔开。例如，凸出部120中的每一个可包括栅极结构。保护部140可围绕凸出部120。例如，保护部140可覆盖凸出部120的上表面和侧表面。可形成多个保护部140以分别对应于凸出部120。彼此相邻的保护部140可彼此分隔开。保护部140可包括不同于牺牲层160的材料，并且例如可以包括氮化硅。牺牲层160可覆盖保护部140。此外，牺牲层160可填充保护部140之间的空隙。掩模180可部分地覆盖牺牲层160，使得牺牲层160的上表面可暴露在没有设置掩模180的区域中。掩模180可以是包括不同于牺牲层160的材料的硬掩模，并且例如可以包括氮化硅。沉积层DP可形成在掩模180的上表面和牺牲层160的暴露的表面上。沉积层DP也可以形成在掩模180的侧表面上以具有共形的形状。为形成沉积层DP，可以将包括碳氟化合物气体的处理气体的等离子体提供到刻蚀对象。在示例实施例中，处理气体可以包括碳氟化合物气体和惰性气体。碳氟化合物气体可以包括C4F8、CF4、C4F6等。它们可以单独使用，或者组合使用。惰性气体可以包括氩Ar、氦He、氖Ne、氪Kr、氙Xe等。它们可以单独使用，或者组合使用。在沉积操作中使用的惰性气体可以被称为第一惰性气体。在示例实施例中，处理气体可以包含C4F6和氩气。沉积层DP可以包括碳氟化合物。例如，沉积层DP可以包括由处理气体和或SiCxFy提供的碳氟化合物，SiCxFy是由碳氟化合物和硅发生反应产生的。再参照图1，在步骤S20中，惰性气体的等离子体可被提供到刻蚀对象以活化刻蚀反应。因此，可促进来自沉积层DP的含氟原子团例如，氟原子团或碳氟原子团和牺牲层160的氧化硅的反应。例如，来自沉积层DP的含氟原子团可以和牺牲层的氧化硅反应生成氟化硅例如，SiF4和二氧化碳CO2。此外，含氟原子团可与掩模180的氮化硅反应。例如，含氟原子团可与氮化硅反应生成氟化硅例如，SiF4和碳氮化硅SiCN。惰性气体可包含氩Ar、氦He、氖Ne、氪Kr、氙Xe等。在示例实施例中，可以使用氩气。在活化操作中使用的惰性气体可被称为第二惰性气体。在示例实施例中，等离子体可仅从活化操作中的惰性气体中产生，这样可不生成处理气体的反应原子团。在示例实施例中，如下面增加的细节所示，在活化操作中可将硅离子提供到刻蚀对象的表面。硅离子可与含氟原子团反应生成氟化硅例如，SiF4。因此，可减少沉积层DP中的含氟原子团的数量或者处理空间中的含氟原子团的数量。因此，可减少掩模180中的氮化硅的损失，也就是说，可相对降低掩模180中的氮化硅的刻蚀速率。在刻蚀设备中，将硅离子提供到刻蚀对象的表面可包括将负直流电压施加到面对刻蚀对象的电极。当将负直流电压施加到面对刻蚀对象的电极时，可将惰性气体的阳离子提供到由硅构成并且和电极相结合的相对部。由此，可从相对部释放硅离子或二次电子并将硅离子或二次电子提供到刻蚀对象的表面。此外，可增强提供到刻蚀对象的惰性气体等离子体的能量。因此，即使含氟原子团的数量减少，也可防止氧化硅的刻蚀速率降低。再次参照图1，在步骤S30中，可将包括含氧气体和惰性气体的处理气体的等离子体提供到刻蚀对象以去除刻蚀反应产物。含氧气体可包括氧气O2、二氧化碳气、一氧化碳气等。这些气体可单独使用或者组合使用。惰性气体可包括氩Ar、氦He、氖Ne、氪Kr、氙Xe等。在示例实施例中，可以使用氩气。在去除刻蚀反应产物的操作中使用的惰性气体可被称为第三惰性气体。刻蚀反应产物例如，SiF4和二氧化碳可由于具有相对高的挥发性而容易地排出。通过形成等离子体以包括氧原子团，等离子体至少可去除沉积层DP的一部分。在示例实施例中，可在活化操作S20之后执行去除刻蚀反应产物的操作S30。相对于含氮化硅层，由含氟原子团和氮化硅反应生成的碳氮化硅SiCN可由于具有相对低的挥发性而保留。因此，包括氧化硅的牺牲层160的刻蚀速率可远远高于包括氮化硅的掩模180的刻蚀速率。根据本示例实施例，可重复沉积操作、活化操作和去除反应产物的操作以选择性地优选刻蚀氧化硅。因此，如图3所示，可相对于掩模180选择性地刻蚀牺牲层160。随着刻蚀的执行，可暴露保护部140。在示例实施例中，保护部140可包括氮化硅。因此，可连续地执行选择性地刻蚀牺牲层160。例如，可去除保护部140之间的牺牲层160以形成用于自对准接触的接触孔CH。为便于说明，将接触孔CH描述为暴露图4中衬底110的上表面，但是将理解可暴露除了衬底110以外的层。例如，在示例实施例中，接触孔CH可暴露设置在衬底110上的金属层。在示例实施例中，等离子体刻蚀设备可用于执行刻蚀方法。图5为示出根据示例实施例的刻蚀对象和用于执行刻蚀方法的刻蚀设备的剖面图。参照图5，等离子体刻蚀设备200可包括用于将刻蚀对象100如晶圆固定到刻蚀设备200的固定件220、设置在刻蚀对象100之下的第一电极210、设置在刻蚀对象100之上且与刻蚀对象100分隔开的相对部230、与相对部230相结合的第二电极240和形成接收空间和处理空间的容器250。等离子体刻蚀设备200可以是电容耦合等离子体刻蚀设备。例如，固定件220可包括静电卡盘。电源连接到静电卡盘以通过静电力附着在刻蚀对象100上。第一电极210可连接到高频电源。例如，第一电极210可连接到第一高频电源262和第二高频电源264。第一高频电源262可产生高频偏压以将离子引导到刻蚀对象100。例如，第一高频电源262可产生从约400KHz到约15MHz的范围内的高频偏压。第二高频电源264可产生高频以生成等离子体。例如，第二高频电源264可产生高于第一高频电源262的范围内的高频，例如产生从约20MHz到约100MHz的范围内的高频。第一高频电源262和第二高频电源264可分别通过第一适配器266和第二适配器268连接到第一电极210。第一适配器266和第二适配器268可均包括用于将高频电源输出阻抗匹配到负载部分的输入阻抗的电路。在另一示例实施例中，第二高频电源264可连接到第二电极240。相对部230可与第二电极240结合。相对部230的下表面可暴露于处理空间270。在示例实施例中，相对部230可包括可暴露于处理空间270的硅。第二电极240可连接到上部电源242。例如，上部电源242可提供电压用于将处理空间270中的阳离子引导到相对部230。例如，上部电源242可将负直流电压施加到第二电极240。当负直流电压施加到第二电极240时，处理空间270中的阳离子例如，氩离子可撞击相对部230。因此，可从相对部230释放硅离子和或二次电子。在示例实施例中，在活化操作其中提供惰性气体等离子体中，负直流电压可施加到第二电极240以形成自偏压。因此，可从相对部230释放硅离子并将硅离子提供到刻蚀对象100的表面。硅离子可与沉积层DP中的含氟原子团结合，从而减少了含氟原子团的数量。因此，可降低氮化硅的刻蚀速率进而增强刻蚀选择性。如上所述，在活化操作期间可发生第二电极240的自偏压。相比较而言，在利用不同的处理气体例如，含氧气体的另外操作中产生自偏压可由于原子团例如，氧原子团的存在而带来较差的去除含氟原子团的效果。等离子体刻蚀设备200可进一步包括气体供给管来供给处理气体，并且包括排出部来从处理空间排出处理气体或者刻蚀反应产物。在示例实施例中，在沉积操作中，可将包括C4F6气体和氩气的处理气体提供到处理空间。例如，C4F6气体的排放量可以为1sccm至50sccm，并且氩气的排放量可以是100sccm至1100sccm。此外，用于产生等离子体的高频电源可以是10W至500W，并且高频偏压电源可以是10W至1000W。此外，可以将从-500V至-1000V的范围内的电压施加到第二电极240，并且容器内的压力可以为10mTorr至100mTorr。处理时间可以是1秒至20秒。在示例实施例中，在活化操作中，可将包括氩气的处理气体提供到处理空间。例如，氩气的排放量可以是100sccm至1100sccm。此外，用于产生等离子体的高频电源可以是10W至500W，高频偏压电源可以是10W至1000W。此外，可以将从-100V至-600V的范围内的电压可施加到第二电极240，并且容器内的压力可以为10mTorr至100mTorr。处理时间可以是1秒至12秒。施加-100V或更低相对于0V更小的负数的电压可帮助确保防止氮化硅损失的效果达到所期望的水平。施加-600V或者更高相对于0V更大的负数的电压可帮助确保相对高的去除氧化硅速率以便获得良好的刻蚀选择性，这可帮助例如形成接触孔。在示例实施例中，在去除反应产物的操作中，可将包括氧气和氩气的处理气体提供到处理空间。例如，氧气的排放量可以是1sccm至50sccm，并且氩气的排放量可以是100sccm至1100sccm。此外，用于产生等离子体的高频电源可以是10W至500W，并且产生高频偏压电源可以是10W至1000W。此外，可将从-500V至-1000V的范围内的电压施加到第二电极240，并且容器内的压力可以为10mTorr至100mTorr。处理时间可以是1秒至20秒。制造半导体器件的方法图6至图29是示出根据示例实施例的制造半导体器件的方法的各阶段的平面图和剖面图。具体来说，图6、图8、图11、图14、图17、图20、图22和图28是平面图，并且图7、图9、图10、图12、图13、图15、图16、图18、图19、图21、图23至图27和图29为剖面图。图7、图12、图15和图18分别是沿着相应平面图的线A-A'截取的剖面图，图9和图23分别是沿着相应平面图的线B-B'截取的剖面图，以及图10、图13、图16、图19、图21、图24至图27和图29分别是沿着相应平面图的线C-C'截取的剖面图。参照图6和图7，可以部分地刻蚀衬底300的上部以形成第一凹槽310，并且可以形成填充第一凹槽310的下部的隔离图案320。随着第一凹槽310形成在衬底300上，可以在衬底300上限定有源区305。有源区305可以从衬底300的上表面突出，因此有源区305也可以被称作有源鳍。衬底300上的没有形成有源鳍305的区域可被称作场区域。在示例实施例中，有源鳍305可以沿基本平行于衬底300的上表面的第一方向延伸，并且可在第二方向上布置多个有源鳍305，该第二方向可基本平行于衬底300的上表面并与第一方向交叉。在示例实施例中，第一方向和第二方向可以以直角彼此交叉，因此可基本上彼此垂直。在示例实施例中，隔离图案320可以通过以下步骤形成：在衬底300上形成隔离层以充分填充凹槽310、平坦化隔离层直到衬底300的上表面暴露、以及去除隔离层的上部以暴露凹槽310的上部。隔离层可以由例如氧化物例如，氧化硅形成。在示例实施例中，有源鳍305可包括侧壁由隔离图案320覆盖的下有源图案305b和从隔离图案320突出而没有被其覆盖的上有源图案305a。在示例实施例中，上有源图案305a在第二方向上的宽度可稍小于下有源图案305b的宽度。参照图8至图10，伪栅结构可形成在衬底300上。在示例实施例中，伪栅结构可包括顺序地堆叠在衬底300上的伪栅绝缘图案330、伪栅电极340和伪栅掩模350。伪栅结构可通过以下步骤形成：例如，在衬底300和隔离图案320上顺序地形成伪栅绝缘层、伪栅电极层和伪栅掩模层，图案化伪栅掩模层以形成伪栅掩模350，以及使用伪栅掩模350作为刻蚀掩模来顺序地刻蚀伪栅电极层和伪栅绝缘层。伪栅绝缘层可由例如氧化物例如，氧化硅形成，伪栅电极层可由例如多晶硅形成，并且伪栅掩模层可由例如氮化物例如，氮化硅形成。例如，伪栅绝缘层可由化学气相沉积CVD工艺、原子层沉积ALD工艺等形成。在另一实施方式中，可通过在衬底300的上部上的热氧化工艺形成伪栅绝缘层，在这种情况下，伪栅绝缘层可仅形成在上有源图案305a上。例如，伪栅电极层和伪栅掩模层可通过CVD工艺、ALD工艺等形成。在示例实施例中，伪栅结构可被形成为在第二方向上延伸，且可在第一方向上布置多个伪栅结构。参照图11至图13，间隔层可形成在衬底300的有源鳍305上和隔离图案320上以覆盖伪栅结构，并且可各向异性地刻蚀间隔层以在第二方向上在伪栅结构的相对侧壁的每个侧壁上形成栅间隔件360。可在第一方向上在上有源图案305a的相对侧壁的每个侧壁上形成鳍间隔件370。间隔层可由例如氮化物例如，氮化硅形成。参照图14至图16，可以刻蚀与栅间隔件360相邻的有源鳍305的上部以形成第二凹槽380。在附图中，仅刻蚀有源鳍305的上有源图案305a的一部分来形成第二凹槽380，因此第二凹槽380的底部高于下有源图案305b的上表面。在一些实施例中，可以既刻蚀上有源图案305a的一部分又刻蚀下有源图案305b的一部分来形成第二凹槽380，因此第二凹槽380的底部可低于未形成第二凹槽380的下有源图案305b的上表面。在形成第二凹槽380时，还可以部分地或完全地去除与上有源图案305a相邻的鳍间隔件370。在示例实施例中，可原地执行用于形成第二凹槽380的刻蚀过程和用于形成栅间隔件360和鳍间隔件370的刻蚀过程。参照图17至图19，可以在第二凹槽380中形成源极漏极层390。在示例实施例中，例如，可通过选择性外延生长SEG工艺、利用由第二凹槽380暴露的有源鳍305的上表面作为种子来形成源极漏极层390。在示例实施例中，例如，可通过提供硅源气体、锗源气体、刻蚀气体和载气来执行SEG工艺，并且因此可形成单晶硅-锗层来用作源极漏极层390。另外，还可使用p型杂质源气体来形成p型杂质掺杂的单晶硅-锗层作为源极漏极层390。因此，源极漏极层390可用作正沟道金属氧化物半导体PMOS晶体管的源极漏极区。在另一实施方式中，例如，可利用硅源气体、碳源气体、刻蚀气体和载气来执行SEG工艺，并且因此可将单晶碳化硅层形成为源极漏极层390。另外，还可使用n型杂质源气体来形成n型杂质掺杂的单晶碳化硅层。在另一实施方式中，例如，可以利用硅源气体、刻蚀气体和载气来执行SEG工艺，并且因此可将单晶硅层形成为源极漏极层390。在SEG工艺中，还可使用n型杂质源气体来形成n型杂质掺杂的单晶硅层。因此，源极漏极层390可用作负沟道金属氧化物半导体NMOS晶体管的源极漏极区。源极漏极层390不仅可在垂直方向上生长，也可在水平方向上生长以填充第二凹槽380，并且可以接触栅间隔件360的侧壁。在示例实施例中，源极漏极层390可具有沿第二方向截取的剖面，并且源极漏极层390的该剖面可以具有类似于五角形的形状。在示例实施例中，当在第二方向上设置的有源鳍305彼此靠近时，在各有源鳍305上生长的源极漏极层390可彼此合并。附图示出了在相邻的两个有源鳍305上生长的两个源极漏极区390彼此合并。在另一实施例中，超过两个源极漏极层390可彼此合并。其后，下绝缘隔层400可形成在有源鳍305和隔离图案320上以将伪栅结构、栅间隔件360、鳍间隔件370和源极漏极层390覆盖到足够的高度，并且可平坦化下绝缘隔层400直到暴露伪栅结构的伪栅电极340的上表面。在平坦化过程中，也可以去除伪栅掩模350。在合并的源极漏极层390和隔离图案320之间的空间可以不用下绝缘隔层400充填，由此可形成气隙405。例如，下绝缘隔层400可由氧化硅或东燃硅氮烷TOSZ。例如,可通过化学机械抛光CMP工艺和或回蚀工艺来执行平坦化过程。参照图20至图21，可去除暴露的伪栅电极340和其下方的伪栅绝缘图案330以形成开口410，开口410暴露栅间隔件360的内侧壁和有源鳍305的上表面。参照图22至图25，可形成栅极结构460以填充开口410。例如，在由开口410暴露的有源鳍305的上表面执行热氧化工艺以形成界面图案420后，栅绝缘层和功函数控制层可顺序地形成在界面图案420、隔离图案320、栅间隔件360和下绝缘隔层400上，并且栅电极层可形成在功函数控制层上以充分填充开口410的剩余部分。例如，可通过CVD工艺或ALD工艺由具有高介电常数的金属氧化物例如，氧化铪HfO2、氧化钽Ta2O5、氧化锆ZrO2等形成栅绝缘层。例如，功函数控制层可由金属氮化物或金属合金例如，氮化钛、钛铝、氮化钛铝、氮化钽、氮化钽铝等形成，栅电极层可由具有低阻抗的材料例如，如铝、铜、钽等的金属，或者它们的金属氮化物形成。例如，功函数控制层和栅电极层可通过ALD工艺、物理气相沉积PVD工艺等形成。在示例实施例中，还可执行热处理工艺，例如快速热退火RTA工艺、尖峰快速热退火尖峰RTA工艺、闪速快速热退火闪速RTA工艺或激光热退火工艺。在实施方式中，类似于栅绝缘层或者栅电极层，可通过CVD工艺、ALD工艺等而不是通过热氧化工艺来形成界面图案420。在这种情况下，界面图案420可不仅形成在有源鳍305的上表面上，还形成在隔离图案320的上表面和栅间隔件360的内侧壁上。可平坦化栅电极层、功函数控制层和栅绝缘层直到暴露下绝缘隔层400的上表面以形成顺序地堆叠在界面图案420、隔离图案320和栅间隔件360的内侧壁上的栅绝缘图案430和功函数控制图案440，栅电极450填充功函数控制图案440上的开口410的剩余部分。顺序地堆叠的界面图案420、栅绝缘图案430、功函数控制图案440和栅电极450可形成栅极结构460，并且栅极结构460连同源极漏极层390可根据源极漏极层390的导电类型形成PMOS晶体管或NMOS晶体管。在示例实施例中，可进一步刻蚀栅极结构460以形成从下绝缘隔层400的上表面凹进的顶凹槽412，如图24所示。可以进一步刻蚀与栅极结构460相邻的栅间隔件360，以将顶凹槽412扩展为扩展的顶凹槽414，如图25所示。参照图26，可形成封盖图案470以填充扩展的顶凹槽414。例如，可形成顶层以填充扩展的顶凹槽414并覆盖下绝缘隔层400。可平坦化顶层，使得暴露下绝缘隔层400的上表面以形成封盖图案470。例如，封盖图案470可由氮化物例如，氮化硅形成。可在封盖图案470和下绝缘隔层400上形成上绝缘隔层480。可形成掩模490以部分地覆盖上绝缘隔层480。掩模490可包括设置在源极漏极层390上并且暴露上绝缘隔层480的开口。上绝缘隔层480可由氧化硅例如，正硅酸乙酯TEOS形成。例如，掩模490可由氮化物例如，氮化硅形成。参照图27，可形成接触孔CH穿过上绝缘隔层480和下绝缘隔层400。接触孔CH可穿过上绝缘隔层480和下绝缘隔层400以暴露源极漏极层390的上表面。在形成接触孔CH的过程中，可使用上述根据示例实施例的刻蚀方法。例如，可提供包括碳氟化合物气体的处理气体的等离子体以在上绝缘隔层480和掩模490上形成包括碳氟化合物的沉积层。其后，可提供惰性气体的等离子体来活化上绝缘隔层480的氧化硅与沉积层的含氟原子团的反应。其后，可提供包括含氧气体和惰性气体的处理气体的等离子体以去除刻蚀反应产物。在示例实施例中，可沿栅间隔件360的侧表面形成接触孔CH以与栅间隔件360自对准。因此，可暴露源极漏极层390的基本全部的上表面。在另一示例实施例中，接触孔CH可以不和栅间隔件360自对准，并且例如可以暴露源极漏极层390的上表面的一部分。参照图28和图29，可形成接触插塞500以充填接触孔CH。接触插塞500可连接到源极漏极层390。例如，接触插塞500可包括金属图案510和阻隔图案520。可形成阻隔图案520以在接触孔CH的侧壁上和上绝缘隔层480的上表面上具有共形的形状。阻隔图案520可覆盖金属图案510的底表面和侧表面。例如，可形成阻隔图案以在源极漏极层390的上表面、接触孔CH的侧壁和上绝缘隔层480的上表面上具有共形的形状。可在阻隔层上形成金属层以填充接触孔CH。可平坦化金属层和阻隔层，使得上绝缘隔层480的上表面暴露，以形成金属图案510和阻隔图案520。在示例实施例中，在形成阻隔层之前，可以在源极漏极层390的上表面上形成金属硅化物。接触插塞500可电连接到导线结构。根据示例实施例，在半导体器件中形成接触孔CH的过程中，可增强氧化硅对氮化硅的刻蚀选择性。因此，可防止短路漏电，并且可稳定地打开源极漏极层。因此，可提高半导体器件的稳定性。下面提供示例和比较例以突出一个或多个实施例的特征，但是可以理解的是，这些示例和比较例不应当被解读为限定实施例的范围，比较例也不应当被解读为落在实施例的范围之外。而且，还应当理解的是，实施例不局限于示例和比较例所描述的具体细节。示例1如图2所示，在衬底110上形成包括栅极结构的凸出部120和由氮化硅形成的保护部140。保护部140包括与凸出部120的侧表面接触的间隔件和覆盖凸出部120的上表面的封盖图案。其后，形成由TEOS形成、填充保护部140之间的空隙、并且覆盖保护部140的上表面的牺牲层160，牺牲层160具有30nm的厚度，该厚度是通过牺牲层160的上表面和保护部的下表面之间的距离测得的。在牺牲层160上形成掩模180，掩模180包括与上述空隙重叠的开口并且由氮化硅形成。通过具有图5所示的配置的电容耦合等离子体刻蚀设备中对上述刻蚀对象执行刻蚀工艺，以形成如图4所示的暴露保护部140之间的衬底110的上表面的接触孔CH，其中该刻蚀工艺具有以下条件重复50个循环。C4F6气体：1sccm至50sccm氩气：100sccm至1100sccm用于产生等离子体的高频功率：10W至500W高频偏压的功率：10W至1000W第二电极的电压：-500V至-1000V压力：10mTorr至100mTorr处理时间：1秒至20秒氩气：500sccm用于产生等离子体的高频功率：100W高频偏压的功率：200W第二电极的电压：-500V压力：20mTorr处理时间：6秒氧气：1sccm至50sccm氩气：100sccm至1100sccm用于产生等离子体的高频功率：10W至500W高频偏压的功率：10W至1000W第二电极的电压：-500V至-1000V压力：10mTorr至100mTorr处理时间：1秒至20秒比较例1利用与示例1相同的条件对与示例1配置相同的刻蚀对象进行刻蚀，除了在活化操作中不对刻蚀设备的第二电极施加负直流电压。下面的表1示出了示例1和比较例1的刻蚀结果。表1参照表1，示例1中的剩余掩模的厚度大于比较例1中的剩余掩模的厚度。因此，示例1中的氮化硅的损失相对减少，并且示例1较比较例1实现了更强的刻蚀选择性。此外，示例1中的接触孔的下部宽度大于比较例1中的接触孔的下部宽度。因此，相比于比较例1，在示例1中刻蚀了更多的填充保护部之间的空隙的牺牲层。因此，在活化操作中将负直流电压提供到第二电极可相对提高对氧化硅的刻蚀。上述制造半导体器件的方法可应用于制造包括布线结构的各种类型的存储器件的方法。例如，该方法可应用于制造逻辑器件例如，中央处理单元CPU、主处理单元MPU或应用处理器AP等的方法。另外，该方法也可应用于制造易失性存储器件例如，DRAM器件或SRAM器件或非易失性存储器件例如，闪存器件、PRAM器件、MRAM器件、RRAM器件等的方法。通过总结和回顾，在制造诸如半导体器件的器件中，工艺可包括选择性地刻蚀包括氧化硅的区域。例如，可执行用于通过选择性刻蚀包括氧化硅的区域来形成自对准接触的方法。随着集成化程度的提高和更精细化工艺的引入，如果不能获得足够的刻蚀选择性，可能无法形成接触或者可能引发短路漏电。如上所述，实施例可提供具有高刻蚀选择性的刻蚀方法。实施例可提供制造具有优异特性的半导体器件的方法。根据示例实施例，在提供惰性气体的等离子体的活化操作中，将负直流电压施加到相对部以形成自偏压。因此，可从相对部释放硅离子并将硅离子引导至刻蚀对象的表面。硅离子可与沉积在刻蚀对象的表面上的沉积层中的含氟原子团反应以减少含氟原子团的数量。因此，可减少例如氮化硅的刻蚀以提高刻蚀选择性。本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅在一般性和描述性意义上来使用和解释，而不是出于限制的目的。在一些情况下，对本领域普通技术人员来说很明显的是，从提交本申请时起，除非另外特别指出，否则结合特定实施例描述的特征、特性和或元件可以单独使用或与结合其他实施例描述的特征、特性和或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

权利要求：1.一种刻蚀方法，包括：将第一处理气体的等离子体提供到刻蚀对象，以在所述刻蚀对象上形成沉积层，所述第一处理气体包括碳氟化合物气体和惰性气体，并且所述刻蚀对象包括包含氧化硅的第一区和包含氮化硅的第二区；将惰性气体的等离子体提供到在所述刻蚀对象上具有所述沉积层的所述刻蚀对象，以活化所述氧化硅的刻蚀反应，其中，将负直流电压施加到与所述刻蚀对象分隔开以面对所述刻蚀对象的刻蚀表面的相对部，所述相对部包括硅；以及随后，提供第二处理气体的等离子体，以去除刻蚀反应产物，所述第二处理气体包括惰性气体和含氧气体。2.如权利要求1所述的方法，其中，所述碳氟化合物气体包括C4F8、CF4和C4F6中的一种或多种。3.如权利要求1所述的方法，其中，所述惰性气体包括氩、氦、氖、氪和氙中的一种或多种。4.如权利要求1所述的方法，其中，所述含氧气体包括氧气、二氧化碳和一氧化碳中的一种或多种。5.如权利要求1所述的方法，其中，所述碳氟化合物气体包括C4F6，所述惰性气体包括氩，所述含氧气体包括氧气。6.如权利要求1所述的方法，其中，施加到所述相对部的所述负直流电压为-100V至-600V。7.如权利要求1所述的方法，其中，在提供所述惰性气体的等离子体以活化所述氧化硅的刻蚀反应时，从所述相对部的硅释放硅离子，以将所述硅离子提供到所述刻蚀对象。8.一种制造半导体器件的方法，所述方法包括：形成包括氧化硅且覆盖封盖图案和下绝缘隔层的上绝缘隔层，所述封盖图案设置在栅极结构上，所述下绝缘隔层覆盖与所述栅极结构相邻的源极漏极层；以及形成穿过所述上绝缘隔层和所述下绝缘隔层的接触孔，以暴露所述源极漏极层，其中，形成所述接触孔包括：在所述上绝缘隔层上形成包括氮化硅的掩模，提供第一处理气体的等离子体，以在所述掩模上和在所述上绝缘隔层的暴露的上表面上形成沉积层，所述第一处理气体包括碳氟化合物气体和惰性气体，随后，提供惰性气体的等离子体，以活化所述氧化硅的刻蚀反应，其中，将负直流电压施加到与刻蚀对象分隔开以面对所述刻蚀对象的刻蚀表面的相对部，所述相对部包括硅，以及随后，提供第二处理气体的等离子体，以去除刻蚀反应产物，所述第二处理气体包括惰性气体和含氧气体。9.如权利要求8所述的方法，其中，所述碳氟化合物气体包括C4F8、CF4和C4F6中的一种或多种。10.如权利要求8所述的方法，其中，所述惰性气体包括氩、氦、氖、氪和氙中的一种或多种。11.如权利要求8所述的方法，其中，所述含氧气体包括氧气、二氧化碳和一氧化碳中的一种或多种。12.如权利要求8所述的方法，其中，所述碳氟化合物气体包括C4F6，所述惰性气体包括氩，并且所述含氧气体包括氧气。13.如权利要求所述8的方法，其中，施加到所述相对部的所述负直流电压为-100V至-600V。14.如权利要求8所述的方法，其中，在提供所述惰性气体的等离子体以活化所述氧化硅的刻蚀反应时，从所述相对部的硅释放硅离子，以将所述硅离子提供到所述刻蚀对象。15.如权利要求8所述的方法，其中，所述封盖图案包括氮化硅。16.如权利要求15所述的方法，其中，将包含将氮化硅的栅间隔件设置在所述栅极结构的侧表面上，并且所述接触孔沿所述栅间隔件的侧表面形成自对准接触。17.一种制造半导体器件的方法，所述方法包括：在栅极结构和与所述栅极结构相邻的源极漏极层上形成绝缘隔层；以及形成穿过所述绝缘隔层的接触孔，以暴露所述源极漏极层，其中，形成所述接触孔包括：在所述绝缘隔层上形成包括氮化硅的掩模，提供第一处理气体的等离子体，以在所述掩模上和在所述绝缘隔层的暴露的上表面上形成沉积层，所述第一处理气体包括碳氟化合物气体和惰性气体，随后，提供惰性气体的等离子体，其中，在提供所述惰性气体的等离子体时将硅离子施加到所述沉积层，以及随后，提供第二处理气体的等离子体，所述第二处理气体包括惰性气体和含氧气体。18.如权利要求17所述的方法，其中，所述碳氟化合物气体包括C4F6，所述惰性气体包括氩，并且所述含氧气体包括氧气。19.如权利要求17所述的方法，其中，将负直流电压施加到相对部以释放所述硅离子，所述相对部包括硅并且与刻蚀对象分隔开以面对所述刻蚀对象的刻蚀表面。20.如权利要求19所述的方法，其中，施加到所述相对部的所述负直流电压为-100V至-600V。

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