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申请/专利权人：中国科学院近代物理研究所
申请日：2023-09-07
公开（公告）日：2024-04-26
公开（公告）号：CN117170210B
主分类号：G04F10/00
分类号：G04F10/00;G06F15/78
优先权：
专利状态码：有效-授权
法律状态：2024.04.26#授权;2023.12.22#实质审查的生效;2023.12.05#公开
摘要：本发明涉及一种基于FPGA的抽头延迟链型TDC，包括：脉冲发生器，被配置为在被测信号的触发下产生具有变化沿的脉冲输出；延迟链模块，被配置为设置FPGA中可配置逻辑单元的Carry4结构布局，使得对脉冲发生器输出的被测信号进行延时传输产生温度计码；延迟锁存模块，将温度计码进行锁存；中值定位编码模块，被配置为对锁存的温度计码进行中值定位处理，输出细时间帧；粗时钟模块，被配置为设置TDC粗时钟，产生被测信号的粗时间戳；触发计数模块，被配置为输出触发Count组合，获得触发计数；组帧模块，被配置根据细时间帧与粗时间戳得到时间帧，并与触发计数组合为完整的数据帧输出。因此，本发明可以快速确定编码的位置和形式。
主权项：1.一种基于FPGA的抽头延迟链型TDC，其特征在于，包括：脉冲发生器，被配置为在被测信号的触发下产生一个具有变化沿的脉冲输出；延迟链模块，被配置为设置所述FPGA中可配置逻辑单元的Carry4结构布局，使得对所述脉冲发生器输出的被测信号进行延时传输产生温度计码；延迟锁存模块，被配置为将所述温度计码进行锁存；中值定位编码模块，被配置为对锁存的温度计码进行中值定位处理，输出细时间帧，具体为：所述中值定位编码模块对每个二进制位的温度计码进行判断和编码，通过将二进制数列分成两半，并根据中间位置的值进行判断，确定编码的位置和形式，其中，所述中值定位编码模块确定编码的位置和形式的过程，包括：定位取值结束后高四位逐位乘法运算，被乘数为锁存的1bit逻辑值，乘数为依据每次中值定位之后存入data_pre[n]的位宽，乘法运算之后的结果进行加法运算得到8位二进制数；粗时钟模块，被配置为设置TDC粗时钟，产生被测信号的粗时间戳；触发计数模块，被配置为输出触发Count组合，获得触发计数；组帧模块，被配置为根据细时间帧与粗时间戳得到时间帧，并与触发计数组合为完整的数据帧输出。
全文数据：
权利要求：
百度查询： 中国科学院近代物理研究所 一种基于FPGA的抽头延迟链型TDC
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