申请/专利权人：中国船舶重工集团公司七五0试验场

申请日：2021-12-03

公开（公告）日：2024-06-11

公开（公告）号：CN114324959B

主分类号：G01P1/00

分类号：G01P1/00;G05B19/042;G06F15/16;H03H17/06;H03M1/12

优先权：

专利状态码：有效-授权

法律状态：2024.06.11#授权;2022.04.29#实质审查的生效;2022.04.12#公开

摘要：本发明公开了一种基于FPGA和ARM的复相关法测频方法及系统，其中，系统包括：FPGA芯片和ARM芯片，FPGA芯片的输入端与待测信号连接，FPGA芯片的输出端与ARM芯片连接；FPGA芯片包括：依次连接的信号处理单元、复信号构造单元和复自相关运算单元，ARM芯片包括：依次连接的反正切运算单元、测频测速解算单元和通信接口复自相关运算；该系统采用FPGA+ARM的架构，在满足测频高实时性和高分辨率的要求下，减少了复相关测频算法占用的存储空间，运算量小、实时性强、测频精度高、硬件实现简单。

主权项：1.一种基于FPGA和ARM的复相关法测频系统，其特征在于，包括：FPGA芯片和ARM芯片，所述FPGA芯片的输入端与待测信号连接，所述FPGA芯片的输出端与ARM芯片连接；所述FPGA芯片包括：依次连接的信号处理单元、复信号构造单元和复自相关运算单元，所述ARM芯片包括：依次连接的反正切运算单元、测频测速解算单元和通信接口，所述反正切运算单元与复自相关运算单元连接；所述信号处理单元用于将获取到的待测信号依次进行模数转换、数字滤波处理；所述复信号构造单元用于将经所述信号处理单元处理后的待测信号通过希尔伯特变换处理成由实部信号和虚部信号构成的复信号；所述复自相关运算单元用于对所述复信号进行复自相关运算；所述反正切运算单元用于将复自相关运算结果进行反正切运算；所述测频测速解算单元用于对反正切运算结果进行多普勒频偏解算后，基于多普勒测速原理算出测量结果；所述通信接口用于输出测量结果；所述复信号构造单元包括：数字振荡器、两路正交信号处理单元，所述数字振荡器分别与两路所述正交信号处理单元连接，所述数字振荡器用于生成两路正交信号；每路所述正交信号处理单元包括：依次连接的待测信号乘法器、FIR低通滤波器和重采样模块；所述待测信号乘法器与信号处理单元连接，用于将经所述信号处理单元处理后的待测信号与数字振荡器生成的正交信号相乘得到混频信号；两路混频信号分别经过两个FIR低通滤波器后得到一对希尔伯特变换对；所述重采样模块用于对所述希尔伯特变换对进行降采样处理，得到实部信号和虚部信号；所述复自相关运算单元包括：实部信号移位寄存器、虚部信号移位寄存器、自相关运算单元和互相关运算单元，所述实部信号移位寄存器与实部信号连接，所述虚部信号移位寄存器与虚部信号连接；所述实部信号移位寄存器用于对所述实部信号进行延时处理；所述虚部信号移位寄存器用于对所述虚部信号进行延时处理；所述自相关运算单元包括：实部自相关乘法器、虚部自相关乘法器、实部自相关累加器、虚部自相关累加器和加法器，所述实部自相关乘法器分别与实部信号、实部信号移位寄存器和实部自相关累加器连接，所述虚部自相关乘法器分别与虚部信号、虚部信号移位寄存器和虚部自相关累加器连接，所述实部自相关累加器和虚部自相关累加器均与加法器连接，所述加法器与反正切运算单元连接；所述互相关运算单元包括：实部互相关乘法器、虚部互相关乘法器、实部互相关累加器、虚部互相关累加器和减法器，所述实部互相关乘法器分别与实部信号、虚部信号移位寄存器和实部互相关累加器连接，所述虚部互相关乘法器分别与虚部信号、实部信号移位寄存器和虚部互相关累加器连接；所述实部互相关累加器和虚部互相关累加器均与减法器连接，所述减法器与反正切运算单元连接；所述实部自相关累加器、虚部自相关累加器、实部互相关累加器、虚部互相关累加器均带有清零端；所述信号处理单元包括：模数转换模块、FIR数字滤波器，所述模数转换模块用于将待测模拟信号转换成数字信号；所述FIR数字滤波器用于对待测数字信号进行数字滤波处理，消除带外噪声。

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权利要求：

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