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申请/专利权人：中国电子科技集团公司第五十八研究所
申请日：2024-05-24
公开（公告）日：2024-06-21
公开（公告）号：CN118228650A
主分类号：G06F30/33
分类号：G06F30/33
优先权：
专利状态码：在审-公开
法律状态：2024.06.21#公开
摘要：本发明涉及微电子集成电路技术领域，特别涉及一种FLASH阵列的仿真模型。包括：Verilog‑A模块和FLASH阵列，FLASH阵列为具有i行和j列的FLASH单元阵列，其中每个FLASH单元包括：MOS管P1和MOS管P2；MOS管P1的源端与MOS管P2的漏端相连，MOS管P1和MOS管P2的衬底端互连，位线端口BL与MOS管P1的漏端相连，衬底端口B与MOS管P1和MOS管P2的衬底端相连，电压输出端口Vout与MOS管P2的栅端相连，源线端口SL与MOS管P2的源端相连。本发明可根据编程、擦除条件精准匹配存储单元的权重数据，用于存算一体芯片仿真验证。
主权项：1.一种FLASH阵列的仿真模型，其特征在于，包括：Verilog-A模块，包括：时钟线端口CLK、字线端口WL、位线端口BL、源线端口SL和衬底端口B和电压输出端口Vout；FLASH阵列，为具有i行和j列的FLASH单元阵列，其中i=1,2,···,n；j=1,2,···,n；n为大于等于1的正整数；其中每个FLASH单元包括：MOS管P1和MOS管P2；MOS管P1的源端与MOS管P2的漏端相连，MOS管P1和MOS管P2的衬底端互连，位线端口BL与MOS管P1的漏端相连，衬底端口B与MOS管P1和MOS管P2的衬底端相连，电压输出端口Vout与MOS管P2的栅端相连，源线端口SL与MOS管P2的源端相连。
全文数据：
权利要求：
百度查询： 中国电子科技集团公司第五十八研究所 一种FLASH阵列的仿真模型
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