申请/专利权人：上海合见工业软件集团有限公司

申请日：2023-06-05

公开（公告）日：2024-06-21

公开（公告）号：CN117634385B

主分类号：G06F30/347

分类号：G06F30/347;G06F30/396

优先权：["20220824 CN 2022110184608"]

专利状态码：有效-授权

法律状态：2024.06.21#授权;2024.03.19#实质审查的生效;2024.03.01#公开

摘要：本发明涉及电子设计自动化技术领域，具体涉及一种在FPGA上仿真IC设计的方法、系统及存储介质，通过识别时序单元的端口，根据时序单元的数据输出端接入另一个时序单元的用户时钟输入端，或者不接入所述另一个时序单元的用户时钟输入端且接入所述另一个时序单元的数据输入端，将时序单元分为A组和B组；将A组中的所有时序单元修改为时钟模型CA，将B组中的所有时序单元修改为时钟模型CB；时钟模型CA和时钟模型CB通过将具有毛刺的用户时钟接入对毛刺不敏感的用户使能端，解决了毛刺的问题；通过设置主时钟′使A组和B组各接入一个主时钟′，降低时钟域的数量，并能够通过控制主时钟′使整个系统同时启动和暂停。

主权项：1.一种在FPGA上仿真IC设计的方法，包括：S1识别多个时序单元；S2将所述多个时序单元标识为A组或B组，包括：若时序单元的数据输出端接入另一个时序单元的用户时钟输入端，将所述时序单元标识为A组；若时序单元的数据输出端不接入所述另一个时序单元的用户时钟输入端且接入所述另一个时序单元的数据输入端，将所述时序单元标识为B组；S3修改所述多个时序单元，包括：3.1修改被标识为A组的时序单元，包括：3.1.1为时钟模型CA设置数据输入端CA、数据输出端CA、用户使能端CA和时钟输入端CA；3.1.2将时序单元A替换为时钟模型CA，包括：将时序单元的数据输入端和数据输出端分别对应的修改为数据输入端CA和数据输出端CA；将时序单元A的用户时钟输入端A修改为用户使能端CA；将主时钟′接入时钟输入端CA，其中：所述主时钟′的频率大于或等于所述主时钟的频率；设置时钟模型CA，包括：在主时钟′的每个有效沿对来自数据输入端CA的信号采样，获得在以所述有效沿为起点的一个主时钟′的周期内的采样数据；当用户时钟A第N次发生有效沿时：获得主时钟′在当前周期内的采样数据，向数据输出端CA输出采样数据，直到用户时钟A第N+1次发生有效沿为止；3.2修改被标识为B组的时序单元，包括：3.2.1为时钟模型CB设置数据输入端CB、数据输出端CB、用户使能端CB和时钟输入端CB；3.2.2将时序单元B替换为时钟模型CB，包括：将时序单元B的数据输入端和数据输出端分别对应的修改为数据输入端CB和数据输出端CB；将用户时钟输入端B修改为用户使能端CB；将主时钟′接入时钟输入端CB；设置时钟模型CB，包括：当用户时钟B的有效沿发生时且主时钟′的有效沿发生时：对来自数据输入端CB的信号采样，获得在以主时钟′的所述有效沿为起点的一个主时钟′的周期内的采样数据；向数据输出端CB输出采样数据。

全文数据：

权利要求：

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