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申请/专利权人：杭州谱析光晶半导体科技有限公司
摘要：本发明涉及VDMOSFET半导体技术领域，且公开了一种高UIS耐性的VDMOSFET器件，包括Mos半导体结构，该Mos半导体结构，该Mos半导体结构由多个水平排列并前后延伸的并联的MOS元胞组成，并且所有MOS元胞的栅极、漏极最终分别集成形成有栅极复合片、漏极复合片，所述MOS元胞还包括有半导体基层，该基层由衬底层与扩散层构成，每一所述MOS元胞中的衬底层的中间区域呈上凸形状。本发明通过在制备衬底层时在中间区域掺入过量磷元素杂质的设计，从而让衬底层的中间呈上凸形状，这样在栅极、漏极接入电压之后，漏极中的电子移动向栅极过程中会主要形成两股，这种将电子移动路径分为两股的设计可以提高该MOS半导体的抗压性，同时不会影响源极之间所形成沟道的电子流通阻力。
主权项：1.一种高UIS耐性的VDMOSFET器件，包括Mos半导体结构，该Mos半导体结构，该Mos半导体结构由多个水平排列并前后延伸的并联的MOS元胞组成，并且所有MOS元胞的栅极、漏极最终分别集成形成有栅极复合片9、漏极复合片1，其特征在于：所述MOS元胞还包括有半导体基层，该基层由衬底层2与扩散层3构成，每一所述MOS元胞中的衬底层2的中间区域呈上凸形状，该上凸形状将扩散层3划分为中间相连的两瓣；所述半导体基层上嵌设扩散P体区4、掺杂P体区5以及N体区6，并且扩散P体区4、掺杂P体区5以及N体区6分为左右两部分，在所述Mos半导体结构，相邻MOS元胞之间共享扩散P体区4、掺杂P体区5；所述掺杂P体区5中掺入硼元素，对于硼掺杂通常掺入的浓度范围是1014-1020molcm3，其掺杂P体区5因电子活跃性低，而阻碍相邻所述MOS元胞之间的N体区6之间形成电子流通沟道。
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权利要求：
百度查询： 杭州谱析光晶半导体科技有限公司 一种高UIS耐性的VDMOSFET器件及其制备方法
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