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申请/专利权人：北京京航计算通讯研究所

摘要：本发明涉及一种在线算法评估装置及方法，属于人工智能领域以及数字电子领域，解决了现有技术中不能准确分析算法在FPGA上运行时的功耗、算法加速效果以及同类型算法的预测精度的问题。装置包括主FPGA芯片和n个从FPGA芯片；其中n大于等于2；n个从FPGA芯片分别用于运行每一个待评估算法；主FPGA芯片包括信息采集模块，用于采集待评估算法在各从FPGA芯片上执行时的执行过程信息并进行封装；在线分析模块，用于对封装信息进行解析，根据解析后的数据，提取得到各待评估算法相应执行过程的数据，对各待评估算法进行算法能耗、算法效率、算法模型特性分析对比，得到最优算法。实现了对多个待评估算法进行多方位对比分析的目的。

主权项：1.一种在线算法评估装置，其特征在于，包括主FPGA芯片和n个从FPGA芯片；其中n大于等于2；n个所述从FPGA芯片分别用于运行n个待评估算法，各所述待评估算法均作用于同一样本集；所述主FPGA芯片包括信息采集模块和在线分析模块；其中，所述信息采集模块，用于采集待评估算法在各所述从FPGA芯片上执行时的执行过程信息并进行封装；其中，所述执行过程信息包括执行时间、执行结果、执行电流电压和算法日志信息；所述信息采集模块包括对外接口单元、计时器单元和数据包封装单元；所述对外接口单元，包括执行时间接口、执行结果接口、执行电流电压接口和算法日志接口，分别用于连接每个从FPGA芯片的执行时间接口、执行结果接口、执行电流电压接口和算法日志接口；所述计时器单元，输入端连接所述对外接口单元的每一个接口，输出端连接所述数据包封装单元，用于在各待评估算法执行过程中提供样本集中每一样本所需的时间戳；所述数据包封装单元，用于将所述执行时间、执行结果、执行电流电压和算法日志信息按定义分别进行封装，并发送至所述在线分析模块；所述每个从FPGA芯片执行时间接口包括1个启动引脚和1个结束引脚，从FPGA芯片启动引脚为输入模式，从FPGA芯片结束引脚为输出模式，分别用于接收主FPGA芯片发出的启动信号、向主FPGA芯片发出运算结束信号；所述主FPGA芯片包括多个启动引脚和多个结束引脚，启动引脚为输出模式，主FPGA芯片结束引脚为输入模式；分别用于向从FPGA芯片发出启动信号、接收从FPGA芯片发出的运算结束信号；所述从FPGA芯片的启动引脚和结束引脚分别对应连接所述主FPGA芯片的启动引脚和结束引脚；所述数据包封装单元包括封包区1、封包区2、封包区3和封包区4；分别用于分装执行时间、执行结果、电流电压和算法日志；每个封包区包括包头、数据、包尾；所述包头包括时间戳、算法类别和执行过程信息的信息类别；所述时间戳用于记录各待评估算法的每一状态值的发生时间；所述数据包封装单元还包括数据包缓存区；所述数据包缓存区，用于缓存封包区封装后的数据包，并通过直接访问存储器访问方式DMA将数据包输送至在线分析模块；所述在线分析模块，用于对封装信息进行解析，根据解析后的数据，提取得到各待评估算法相应执行过程的数据，对各待评估算法进行算法能耗、算法效率、算法模型特性分析对比，得到最优算法。

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