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申请/专利权人：成都蓉矽半导体有限公司

摘要：本发明提供了一种碳化硅异质结分离栅MOSFET及其制备方法，涉及MOSFET器件技术领域，MOSFET中部包括多个P型掺杂碳化硅源区、多个P型掺杂碳化硅埋层、多个P型掺杂硅源区、多个P型掺杂硅井区、多个N型掺杂硅源区、多个P型掺杂不定型硅、N型掺杂不定型硅和N型硅外延层；背面金属、N型碳化硅衬底和N型碳化硅外延层设置于MOSFET底部；第一多晶硅栅、第二多晶硅栅、层间介质和源极金属设置于MOSFET顶部；目的是实现降低器件的导通电阻，本发明具备在充分降低密勒电容的同时保证了器件的长期可靠性同时有效地降低体二极管的导通损耗的优点，并且可以避免由碳化硅材料中的BPD缺陷带来的体二极管退化问题。

主权项：1.一种碳化硅异质结分离栅MOSFET，其特征在于，MOSFET中部包括多个P型掺杂碳化硅源区、多个P型掺杂碳化硅埋层、多个P型掺杂硅源区、多个P型掺杂硅井区、多个N型掺杂硅源区、多个P型掺杂不定型硅、N型掺杂不定型硅14和N型硅外延层9；背面金属1、N型碳化硅衬底2和N型碳化硅外延层3设置于MOSFET底部；第一多晶硅栅111、第二多晶硅栅112、层间介质10和源极金属12设置于MOSFET顶部；第一P型掺杂碳化硅源区41和第一P型掺杂碳化硅埋层51位于所述N型碳化硅外延层3的右侧槽内，第二P型掺杂碳化硅源区42和第二P型掺杂碳化硅埋层52位于所述N型碳化硅外延层3的左侧槽内，第一P型掺杂碳化硅埋层51的右侧与第一P型掺杂碳化硅源区41的左侧相接，第二P型掺杂碳化硅埋层52的左侧与第二P型掺杂碳化硅源区42的右侧相接；第一P型掺杂不定型硅131和第二P型掺杂不定型硅132分别设置于第一P型掺杂碳化硅源区41的上方和第二P型掺杂碳化硅源区42的上方；N型掺杂不定型硅14的底面与第一P型掺杂碳化硅埋层51的上方、所述第二P型掺杂碳化硅埋层52的上方和所述N型碳化硅外延层3的凸起部分相接；第一P型掺杂硅源区61和第二P型掺杂硅源区62分别设置于第一P型掺杂不定型硅131和第二P型掺杂不定型硅132的上方；N型硅外延层9设置于所述N型掺杂不定型硅14上；N型硅外延层9的右侧凹槽设置的第一P型掺杂硅井区71，第一P型掺杂硅井区71右上设置凹槽，第一N型掺杂硅源区81设置于所述第一P型掺杂硅井区71的凹槽内；N型硅外延层9的左侧凹槽设置第二P型掺杂硅井区72，第二P型掺杂硅井区72左上设置凹槽，第二N型掺杂硅源区82设置于所述第二P型掺杂硅井区72的凹槽内。

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