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申请/专利权人：中国电子科技集团公司第五十八研究所
申请日：2022-08-25
公开（公告）日：2022-09-30
公开（公告）号：CN115129653A
主分类号：G06F15/17
分类号：G06F15/17;G06F9/30;G06F13/362
优先权：
专利状态码：有效-授权
法律状态：2022.11.22#授权;2022.10.25#实质审查的生效;2022.09.30#公开
摘要：本发明涉及电子工程技术领域，特别涉及一种基于HPI的FPGA与DSP通信系统，包括一个作为主机的kintex7FPGA芯片与一个作为从机的C55xDSP芯片，FPGA主机与DSP从机进行硬件互联，DSP的各个HPI接口与FPGA的IO口进行连接；所述主机负责发起访问，向控制总线写入HPI控制信号，向地址总线写入访问的地址，根据访问类型设置数据总线方向；所述从机负责响应通信过程，准备待访问的数据，对主机发起的访问内存请求进行响应或拒绝响应；所述DSP从机通过GPIO输出通知FPGA主机数据和内存空间是否准备就绪，以解决现有控制器与DSP在通信时CPU开销大以及通信速率慢的问题。
主权项：1.一种基于HPI的FPGA与DSP通信系统，其特征在于，包括一个作为主机的kintex7FPGA芯片与一个作为从机的C55xDSP芯片，FPGA主机与DSP从机进行硬件互联，DSP的各个HPI接口与FPGA的IO口进行连接；所述主机负责发起访问，向控制总线写入HPI控制信号，向地址总线写入访问的地址，根据访问类型设置数据总线方向；所述从机负责响应通信过程，准备待访问的数据，对主机发起的访问内存请求进行响应或拒绝响应；所述DSP从机通过GPIO输出通知FPGA主机数据和内存空间是否准备就绪，即设置DSP的GPIO5作为DSP芯片应答的控制位，当FPGA主机请求访问DSP内存时，如果从机RAM空间中数据已准备好或已准备好被主机写入，则在收到主机请求后，DSP从GPIO5输出高电平，表示允许，FPGA检测到高电平后，开始在内部生成HPI时序控制信号，并发送到DSP端口；所述FPGA主机采用分层设计，包括上层的设备交互层和底层的信号发生层；设备交互层负责检测DSP从机状态，并在DSP就绪时生成需要的地址信号和信号发生层所需的控制信号，信号发生层产生HPI接口控制信号：HCNTL[1：0]，HRW，HDS1，HDS2，并控制HPI寄存器的读写访问时序。
全文数据：
权利要求：
百度查询： 中国电子科技集团公司第五十八研究所 一种基于HPI的FPGA与DSP通信系统
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