申请/专利权人：中国电子科技集团公司第五十八研究所

申请日：2022-08-25

公开（公告）日：2022-11-22

公开（公告）号：CN115129653B

主分类号：G06F15/17

分类号：G06F15/17;G06F9/30;G06F13/362

优先权：

专利状态码：有效-授权

法律状态：2022.11.22#授权;2022.10.25#实质审查的生效;2022.09.30#公开

摘要：本发明涉及电子工程技术领域，特别涉及一种基于HPI的FPGA与DSP通信系统，包括一个作为主机的kintex7FPGA芯片与一个作为从机的C55xDSP芯片，FPGA主机与DSP从机进行硬件互联，DSP的各个HPI接口与FPGA的IO口进行连接；所述主机负责发起访问，向控制总线写入HPI控制信号，向地址总线写入访问的地址，根据访问类型设置数据总线方向；所述从机负责响应通信过程，准备待访问的数据，对主机发起的访问内存请求进行响应或拒绝响应；所述DSP从机通过GPIO输出通知FPGA主机数据和内存空间是否准备就绪，以解决现有控制器与DSP在通信时CPU开销大以及通信速率慢的问题。

主权项：1.一种基于HPI的FPGA与DSP通信系统，其特征在于，包括一个作为主机的kintex7FPGA芯片与一个作为从机的C55xDSP芯片，FPGA主机与DSP从机进行硬件互联，DSP的各个HPI接口与FPGA的IO口进行连接；所述主机负责发起访问，向控制总线写入HPI控制信号，向地址总线写入访问的地址，根据访问类型设置数据总线方向；所述从机负责响应通信过程，准备待访问的数据，对主机发起的访问内存请求进行响应或拒绝响应；所述DSP从机通过GPIO输出通知FPGA主机数据和内存空间是否准备就绪，即设置DSP的GPIO5作为DSP芯片应答的控制位，当FPGA主机请求访问DSP内存时，如果从机RAM空间中数据已准备好或已准备好被主机写入，则在收到主机请求后，DSP从GPIO5输出高电平，表示允许，FPGA检测到高电平后，开始在内部生成HPI时序控制信号，并发送到DSP端口；所述FPGA主机采用分层设计，包括上层的设备交互层和底层的信号发生层；设备交互层负责检测DSP从机状态，并在DSP就绪时生成需要的地址信号和信号发生层所需的控制信号，信号发生层产生HPI接口控制信号：HCNTL[1：0]，HRW，HDS1，HDS2，并控制HPI寄存器的读写访问时序；所述FPGA主机在发送访问请求时，首先检测DSP的GPIO5的电平高低来判断DSP是否已经准备好数据和内存空间，如果电平为低，表示DSP从机的数据或内存空间未准备好；否则表示DSP已经准备好；在检测到GPIO5高电平后，所述设备交互层生成需要访问的内存地址，复位rst_n位为0，并根据所需的内存访问方式读写设置readwrite_n位为“1”读或“0”写；所述信号发生层在内部通过状态机实现，从state_c0到state_c5，共六个状态，状态之间切换根据时钟周期及复位信号控制；所述state_c0状态复位所有控制信号；state_c1到state_c3为读取数据逻辑状态机，其中state_c1状态设置hcntl0位和读写控制位为读取及数据方向为输入；state_c2状态设置数据锁存位hds2及读取数据；state_c3状态设置读取默认状态值；所述state_c4到state_c6为写入数据逻辑状态机，其中state_c4状态设置hcntl0位和读写控制位为写入及数据方向为输出；state_c5状态设置数据锁存位hds2及写入数据；state_c6状态设置写入的默认状态值；所述通信系统的主从机HPI通信流程包括如下步骤：步骤1：FPGA主机在发送访问请求时，首先检测DSP的GPIO5的电平高低来判断DSP是否已经准备好数据和内存空间；如果电平为低，则数据或内存空间未准备好；否则表示DSP已经准备好；步骤2：在检测到GPIO5高电平后，设备交互层生成需要访问的内存地址，复位rst_n位为0，并根据所需的内存访问方式读写设置readwrite_n位为“1”读或“0”写；步骤3：信号发生层首先将各个控制信号恢复初始值，状态机state_c设置为0，如果DSP的状态信号HRDY为1则主机开始产生HPI时序控制信号；步骤4：根据设备交互层生成的访问类型信号readwrite_n信号产生不同的时序逻辑；如果为读readwrite_n为1，则首先设置状态机state_c为1，hrw_n设置为1，hcntl0设置为1，hds2设置为1，地址总线address_io为需要访问的内存地址，数据总线data_io设置为输入；在经过一个时钟周期后，设置状态机为2，hrw_n保持为1，hcntl0保持1，hds2设置为0；保持这个状态直到数据总线上读取到数据，设置状态机为3，hcntl0设置为0，hds2设置为1，清除地址总线和数据总线上的内容；如果为写readwrite_n为0，则首先设置状态机state_c为4，hrw_n设置为0，hcntl0设置为1，hds2设置为1，地址总线address_io为需要访问的内存地址，数据总线data_io设置为输出，内容为要写入的数据；在经过一个时钟周期后，设置状态机为5，hrw_n保持为0，hcntl0保持1，hds2设置为0；保持这个状态直到数据写入成功，设置状态机为6，hrw_n设置为1，hcntl0设置为0，hds2设置为1，清除地址总线和数据总线上的内容。

全文数据：

权利要求：

百度查询： 中国电子科技集团公司第五十八研究所 一种基于HPI的FPGA与DSP通信系统

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