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申请/专利权人：南方科技大学
申请日：2024-01-23
公开（公告）日：2024-06-07
公开（公告）号：CN118155678A
主分类号：G11C11/4091
分类号：G11C11/4091;G06F7/52
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.06.25#实质审查的生效;2024.06.07#公开
摘要：本发明公开了面向存算阵列的电荷域可重构列并行加权累加读出电路。本发明通过对权重数据和输入数据的电荷域后置加权，输出存算阵列的输入数据的模拟结果。本发明适用于不同计算精度，并且只需要结合单个ADC即可将模拟结果量化为数字结果。解决了现有技术中存算一体设计需要设置多个ADC，耗费大量的系统空间和功耗，并且缺乏对不同计算精度的兼容性的问题。
主权项：1.一种面向存算阵列的电荷域可重构列并行加权累加读出电路，其特征在于，所述可重构多精度加权累加电路包括并联电容阵列组、补充电容模块以及ADC采样电容模块；所述并联电容阵列组包括若干并联电容阵列，每一所述并联电容阵列对应存算阵列中的一列位线；每一所述并联电容阵列，用于获取对应的位线的输出数据，根据量化精度调整自身的电容值；所述补充电容模块，用于电容调整完毕后，根据所述并联电容阵列组的总电容值和ADC采样电容值确定补充电容值；所述ADC采样电容模块，用于获取上一周期的计算结果，将上一周期的计算结果与所述并联电容阵列组的总电容值和所述补充电容值进行电荷平分；判断当前周期是否为最后一个周期，若否，则将电荷平分结果作为当前周期的计算结果保留；若是，则根据电荷平分结果确定最终计算结果。
全文数据：
权利要求：
百度查询： 南方科技大学 面向存算阵列的电荷域可重构列并行加权累加读出电路
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