申请/专利权人：DIALOG半导体(英国)有限公司

申请日：2018-03-15

公开（公告）日：2024-06-07

公开（公告）号：CN110221547B

主分类号：G05B19/02

分类号：G05B19/02;H03K17/51

优先权：["20180301 US 15/909,126"]

专利状态码：有效-授权

法律状态：2024.06.07#授权;2021.01.01#实质审查的生效;2019.09.10#公开

摘要：本发明涉及一种用于操作充当开关的晶体管器件的电路。该电路包括晶体管器件和耦接到晶体管器件的栅极的控制电路。控制电路适于选择性地将至少第一电压电平、第二电压电平和第三电压电平施加到晶体管器件的栅极，其中第一、第二和第三电压电平是不同的电压电平。本发明还涉及一种操作充当开关的晶体管器件的方法。

主权项：1.一种用于操作充当开关的晶体管器件的电路，所述电路包括：晶体管器件；以及控制电路，所述控制电路耦接到所述晶体管器件的栅极，其中，所述控制电路适于选择性地将至少第一电压电平、第二电压电平和第三电压电平施加到所述晶体管器件的所述栅极，其中，所述第一电压电平、第二电压电平和第三电压电平是不同的电压电平，其特征在于，其中，选择所述第一电压电平，使得当所述第一电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的栅极-源极电压基本为零或负；以及其中，选择所述第二电压电平，使得当所述第二电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件完全导通，以及其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的栅极-源极电压小于所述晶体管器件的阈值电压，并且其中所述阈值电压是当所述晶体管器件开始导通时所述栅极-源极电压的导通阈值电压。

全文数据：晶体管器件的多电平栅极控制技术领域本发明涉及用于操作充当开关的晶体管器件的电路以及操作充当开关的晶体管器件的方法。本发明特别适用于氮化镓GaN晶体管器件，例如GaN高电子迁移率晶体管HEMT。背景技术常规地，两个栅极电压电平被用于操作驱动电源开关，即低电平为OFF，高电平为ON。对于许多可用作电源开关的晶体管器件，存在一个寄生体二极管，当器件由栅极控制关闭时，允许PN型反向导通模式RCM。根据晶体管器件，也可能存在可用的反向导通模式。该模式可以由PN导通模式覆盖。对于GaN晶体管器件，通常不存在体二极管。然而，GaNHEMT具有反向导通模式。而且，GaNHEMT的安全操作区域SOA取决于器件的漏源电压和栅级电压。这提出了以下两个问题。首先，当晶体管器件处于反向导通模式并且反向VDS电压较大时，功耗损失将很高。从节能和效率的角度来看，这显然是不理想的。其次，当打开晶体管器件时，具有较大的VDS电压以及因此而产生的较大的器件电流可能会破坏SOA。例如，电路用于打开功率器件的转换时间较长，可能会破坏SOA。因此，需要一种用于操作作为开关的晶体管器件的电路，其允许减小反向模式电导损耗和或改善晶体管器件的SOA。还需要一种操作作为开关的晶体管器件的方法，其允许减少反向模式电导损耗和或改善晶体管器件的SOA。发明内容鉴于这些需求中的一些或全部，本申请提出了一种用于操作充当开关的晶体管器件的电路以及一种操作充当开关的晶体管器件的方法，其具有相应的独立权利要求的特征。本申请的一个方面涉及用于操作例如，驱动充当开关例如，晶体管开关、电源开关的晶体管器件的电路。该电路可以包括晶体管器件。该电路还可以包括耦接到晶体管器件的栅极例如，栅极端子的控制电路例如，栅极电压控制电路。控制电路可以适于选择性地将至少第一电压电平、第二电压电平和第三电压电平施加到晶体管器件的栅极。第一、第二和第三电压电平可以是不同的电压电平。也就是说，第一、第二和第三电压电平可以是两两不同不同的对。像这样配置，与传统的两级栅极驱动器相比，所提出的电路提供了附加的栅极电压。通过适当选择附加的栅极电压，可以减小晶体管器件的反向模式电导损耗和或可以改善晶体管器件的SOA。例如，通过在晶体管器件的导通阶段期间使用降低的栅极电压，可以降低导通阶段期间晶体管器件的最大电流能力。例如，如果由于系统特性而预料到会违反SOA，则可以先验地应用该降低的栅极电压。在临界SOA阶段之后，可以将栅极电压改回到晶体管器件的默认标称驱动电压例如，6V。作为另一示例，通过将低于阈值电压的正偏置电压作为栅极电压，可以降低反向漏极-源极电压降。因此，可以实现类似于设有体二极管的典型MOS行为的低反向模式电压，由此减小反向模式电导损耗。上述措施允许针对给定的一组SOA规范缩小晶体管器件的尺寸并且更有效地使用晶体管器件，和或例如当充当功率器件时，为晶体管器件实现更高的电压范围。此外，可以放宽以半桥配置导通晶体管器件时的非重叠控制。此外，对于由所提出的电路操作的晶体管器件，可以实现更好的导通电阻RDS-ON。在一些实施例中，可以选择第一电压电平，使得当第一电压电平被施加到晶体管器件的栅极时，晶体管器件的栅极-源极电压VGS基本上为零或负的。为了达到此目的，第一电压水平可能小于零。选择第二电压电平，使得当第二电压电平被施加到晶体管器件的栅极时，晶体管器件完全导通完全接通。第二电压电平可以是晶体管器件的最大栅极驱动导通电压例如，被选择以产生晶体管器件的最大性能。可以根据负载和或过程和或温度来调制第二电压电平，例如以实现最佳性能。如上所述，除了这些第一和第二电压电平之外，通过为晶体管器件提供附加的栅极驱动电压电平，可以改善SOA，和或减小反向电导损耗。在一些实施例中，第三电压电平可以是处于第一和第二电压电平之间的中间电压电平。如上所述，通过选择第一电压电平和第二电压电平之间的第三电压电平，可以改善SOA，并且或者减小反向电导损耗。在一些实施例中，可以选择第三电压电平，使得当将第三电压电平施加到晶体管器件的栅极时，晶体管器件的高电压反向电导减小。也就是说，可以选择第三电压电平，以便将晶体管器件的反向电导漏极-源极电压减小到例如几百毫伏。通过减小晶体管器件的反向电导漏极-源极电压，特别是在反向模式电流较大时，可以降低晶体管器件的反向模式电导损耗。例如，选择第三电压电平，使得当第三电压电平被施加到晶体管器件的栅极时，晶体管器件的栅极-源极电压小于晶体管器件的阈值电压。例如，选择第三电压电平，使得当第三电压电平被施加到晶体管器件的栅极时，晶体管器件的栅极-源极电压比晶体管器件的阈值电压小一个预定量例如，约5％至10％。例如，预定量可以作为负载和或过程和或温度的函数来调制。也就是说，预定量可以取决于例如负载和或过程和或温度。在一些实施例中，可选地选择第三电压电平，使得当第三电压电平施加到晶体管器件的栅极时，晶体管器件在晶体管器件的给定的漏极-源极电压下在其安全操作区域SOA内操作。例如，第三电压电平可以被选择为处于第一电压电平和第二电压电平之间，使得当第三电压电平被施加到晶体管器件的栅极电压时，晶体管器件的栅极-源极电压大于晶体管器件的阈值电压。在一些实施例中，控制电路可以适于施加第一、第二和第三电压电平，使得晶体管器件的栅极电压从第一电压电平变为第三电压电平，并且从第三电压电平变为第二电压电平。控制电路可以进一步适于在第三电压电平已被施加一预定时间段之后，施加第二电压电平。也就是说，第三电压电平可以施加实质上等于该预定时间段的持续时间。在一些实施例中，控制电路可以适于施加第一、第二和第三电压电平，使得晶体管器件的栅极电压从第一电压电平变为第三电压电平，并且从第三电压电平变为第二电压电平。控制电路可以进一步适于在施加第三电压电平之后，当晶体管器件的漏极-源极电压已经下降了预定量或预定电平时，施加第二电压电平。通过在施加第二电压电平之前即在完全接通晶体管器件之前等待预定时间段，或者通过等待晶体管器件的漏极-源极电压充分下降，如果晶体管器件完全接通，则可以避免晶体管器件的初始漏极-源极电压将导致会违反SOA的情况。在一些实施例中，控制电路可以进一步适于将第四电压电平施加到晶体管器件的栅极。第一、第二、第三和第四电压电平可以是不同的电压电平。因此，可以实现SOA的改进和反向模式电导损耗的减小。在一些实施例中，第三和第四电压电平可以是处于第一和第二电压电平之间的中间电压电平。如上所述，通过选择第一电压电平和第二电压电平之间的第三和第四电压电平，可以改善SOA，并且可以减小反向电导损耗。在一些实施例中，可以选择第三电压电平，使得当第三电压电平被施加到晶体管器件的栅极时，晶体管器件的高电压反向电导减小。选择第四电压电平，使得当第四电压电平被施加到晶体管器件的栅极时，晶体管器件在晶体管器件的给定的漏极-源极电压下在其安全操作区域SOA内操作。在一些实施例中，晶体管器件可以是氮化镓、GaN晶体管或金属氧化物半导体、MOS晶体管。例如，晶体管器件可以是GaNHEMT。由于GaN晶体管器件不具有体二极管并且易受违反SOA的影响，因此所提出的电路可以有利地应用于这种晶体管器件。在一些实施例中，控制电路可以包括耦接在第一电压电平和晶体管器件的栅极之间的第一开关。例如，第一开关可以是晶体管开关。可以认为第一开关形成下拉电路，并且第一电压电平可以被认为是下拉电压。控制电路还可以包括耦接在第二电压电平和晶体管器件的栅极之间的第二开关。例如，第二开关可以是晶体管开关。可以认为第二开关形成上拉电路，并且第二电压电平可以被认为是上拉电压。控制电路可以进一步包括耦接在第三电压电平和晶体管器件的栅极之间的第三开关。控制电路可以适于将第一、第二和第三开关中的任何一个切换到接通状态，同时保持其它开关处于断开状态。由此，能够以简单且有效的方式实现可选择性地施加第一至第三电压电平的控制电路。在一些实施例中，控制电路可以包括耦接在第一电压电平和晶体管器件的栅极之间的第一开关。例如，第一开关可以是晶体管开关。可以认为第一开关形成下拉电路，并且第一电压电平可以被认为是下拉电压。控制电路还可以包括耦接在第二电压电平和晶体管器件的栅极之间的第二开关。例如，第二开关可以是晶体管开关。可以认为第二开关形成上拉电路，并且第二电压电平可以被认为是上拉电压。控制电路可以进一步包括耦接在第三电压电平和晶体管器件的栅极之间的第三开关。控制电路还可以包括耦接在第四电压电平和晶体管器件的栅极之间的第四开关。控制电路可以适于将第一、第二、第三和第四开关中的任何一个切换到接通状态，同时保持其它开关处于断开状态。由此，能够以简单且有效的方式实现可选择性地施加第一至第四电压电平的控制电路。本发明的另一方面涉及一种操作例如，驱动充当开关例如晶体管开关、电源开关的晶体管器件的方法。该方法可以包括选择性地将至少第一电压电平、第二电压电平和第三电压电平施加到晶体管器件的栅极例如，栅极端子。第一、第二和第三电压电平可以是不同的电压电平。也就是说，第一、第二和第三电压电平可以是两两不同不同的对。在一些实施例中，可以选择第一电压电平，使得当第一电压电平被施加到晶体管器件的栅极时，晶体管器件的栅极-源极电压VGS为基本上零或负的。为了达到此目的，第一电压水平可能小于零。选择第二电压电平，使得当第二电压电平被施加到晶体管器件的栅极时，晶体管器件完全导通完全接通。第二电压电平可以是晶体管器件的最大栅极驱动导通电压例如，被选择为产生晶体管器件的最大性能。在一些实施例中，第三电压电平可以是处于第一和第二电压电平之间的中间电压电平。在一些实施例中，可以选择第三电压电平，使得当将第三电压电平施加到晶体管器件的栅极时，晶体管器件的高电压反向电导减小。也就是说，可以选择第三电压电平，以便将晶体管器件的反向电导漏极-源极电压减小到例如几百毫伏。例如，选择第三电压电平，使得当第三电压电平被施加到晶体管器件的栅极时，晶体管器件的栅极-源极电压小于晶体管器件的阈值电压。例如，选择第三电压电平，使得当第三电压电平被施加到晶体管器件的栅极时，晶体管器件的栅极-源极电压比晶体管器件的阈值电压小预定量例如，约5％至10％。例如，预定量可以作为负载和或过程和或温度的函数来调制。也就是说，预定量可以取决于例如负载和或过程和或温度。在一些实施例中，作为备选，可以选择第三电压电平，使得当第三电压电平施加到晶体管器件的栅极时，晶体管器件在晶体管器件的给定的漏极-源极电压下在其安全操作区域SOA内操作。例如，第三电压电平可以被选择为处于第一电压电平和第二电压电平之间，使得当第三电压电平被施加到晶体管器件的栅极电压时，晶体管器件的栅极-源极电压大于晶体管器件的阈值电压。在一些实施例中，该方法可以包括，施加第一、第二和第三电压电平，使得晶体管器件的栅极电压从第一电压电平变为第三电压电平，并且从第三电压电平变为第二电压电平。该方法可以进一步包括，在第三电压电平已被施加一预定时间段之后施加第二电压电平。也就是说，第三电压电平可以施加实质上等于该预定时间段的持续时间。在一些实施例中，该方法可以包括，施加第一、第二和第三电压电平，使得晶体管器件的栅极电压从第一电压电平变为第三电压电平，并且从第三电压电平变为第二电压电平。该方法可以进一步包括在施加第三电压电平之后，当晶体管器件的漏极-源极电压已经下降了预定量或下降至预定电平时，施加第二电压电平。在一些实施例中，该方法可以进一步包括，将第四电压电平施加到晶体管器件的栅极。第一、第二、第三和第四电压电平可以是不同的电压电平。在一些实施例中，第三和第四电压电平可以是处于第一和第二电压电平之间的中间电压电平。在一些实施例中，可以选择第三电压电平，使得当第三电压电平被施加到晶体管器件的栅极时，晶体管器件的高电压反向电导减小。选择第四电压电平，使得当第四电压电平被施加到晶体管器件的栅极时，晶体管器件在晶体管器件的给定的漏极-源极电压下在其安全操作区域SOA内操作。在一些实施例中，晶体管器件可以是氮化镓GaN晶体管或金属氧化物半导体MOS晶体管。例如，晶体管器件可以是GaNHEMT。在一些实施例中，该方法可以包括，提供耦接在第一电压电平和晶体管器件的栅极之间的第一开关。例如，第一开关可以是晶体管开关。可以认为第一开关形成下拉电路，并且第一电压电平可以被认为是下拉电压。该方法还可以包括，提供耦接在第二电压电平和晶体管器件的栅极之间的第二开关。例如，第二开关可以是晶体管开关。可以认为第二开关形成上拉电路，并且第二电压电平可以被认为是上拉电压。该方法可以进一步包括，提供耦接在第三电压电平和晶体管器件的栅极之间的第三开关。该方法可以包括，将第一、第二和第三开关中的任何一个切换到接通状态，同时保持其它开关处于断开状态。在一些实施例中，该方法还可以包括，提供耦接在第一电压电平和晶体管器件的栅极之间的第一开关。例如，第一开关可以是晶体管开关。可以认为第一开关形成下拉电路，并且第一电压电平可以被认为是下拉电压。该方法还可以包括，提供耦接在第二电压电平和晶体管器件的栅极之间的第二开关。例如，第二开关可以是晶体管开关。可以认为第二开关形成上拉电路，并且第二电压电平可以被认为是上拉电压。该方法可以进一步包括，提供耦接在第三电压电平和晶体管器件的栅极之间的第三开关。该方法还可以包括，提供耦接在第四电压电平和晶体管器件的栅极之间的第四开关。该方法还可以包括将第一、第二、第三和第四开关中的任何一个切换到接通状态，同时保持其它开关处于断开状态。请注意，该方法可以应用于上述任何电路，例如作为操作这些电路的方法。除了用于操作这些电路的步骤之外，该方法还可以包括用于提供或布置这些电路的任何、一些或全部元件的步骤和或用于耦接或连接这些电路的相应元件的步骤。而且，可以理解的是，方法步骤和装置特征可以以许多种方式互换。具体而言，所属领域的技术人员可以理解，所公开的方法的细节可以被实施为适于执行该方法的一些或全部步骤的装置，反之亦然。具体地，应该理解的是，本发明的方法涉及操作根据上述实施例及其变型的电路的方法，而且关于电路的相应陈述同样适用于相应的方法。还应理解的是，在本文件中，术语“耦接”或“被耦接”是指相互电连接的元件，无论是直接连接例如经由导线，还是以某种其它方式例如间接地。值得注意的是，被耦接的一个实施例是被连接。附图说明以下参照附图对本发明示例实施例进行说明，其中相同的附图标记表示相同或相似的元件，其中：图1为本发明实施例的用于操作晶体管器件的电路的示例的示意图，图2为处于不同栅极-源极电压的晶体管器件的SOA和击穿电压的示例的示意图，图3为用于不同栅极-源极电压的晶体管器件的漏极电流与漏极-源极电压曲线的示例的示意图，图4为本发明实施例的用于操作晶体管器件的电路的另一示例的示意图，图5为本发明实施例的操作晶体管器件的方法的流程示意图。具体实施方式如上所述，本发明中的相同或相似的附图标记表示相同或相似的元件，并且出于简洁的原因可以省略对其的重复描述。图1示出了用于操作例如，驱动晶体管器件10的电路100的示例。晶体管器件10可以用作开关晶体管开关。例如，晶体管器件10可以充当电源开关。此外，晶体管器件可以是例如GaN晶体管或MOS晶体管。例如，晶体管器件10可以是GaNHEMT。电路100包括晶体管器件10以及耦接到晶体管器件10的栅极栅极端子的控制电路20。通过向晶体管器件10的栅极施加电压电平，控制电路20可以控制晶体管器件10的栅极和晶体管器件10的源极源极端子之间的栅极-源极电压VGS。因此，控制电路20可以被称为栅极电压控制电路或栅极控制电路。在图1的示例中，晶体管器件10的源极被表示为接地，并不是对其进行限制。控制电路10可以适于配置成选择性地将至少第一电压电平、第二电压电平和第三电压电平施加到晶体管器件10的栅极。例如，控制电路20可以适于将第一电压电平、第二电压电平和第三电压电平选择性地施加到晶体管器件10的栅极。如在下文中描述的，控制电路20还可以适于将第一电压电平、第二电压电平、第三电压电平和第四电压电平选择性地施加到晶体管器件10的栅极。其中，第一、第二和第三电压电平以及，在适用的情况下，第四电压电平是不同的电压电平。也就是说，第一、第二和第三电压电平以及在适用的情况下，第四电压电平是两两不同不同的对。第一电压电平对应于晶体管器件10的断开状态。也就是说，第一电压电平可以被选择为使得当第一电压电平被施加到晶体管器件10的栅极时，晶体管器件10的栅极-源极电压VGS基本为零或负。为此，第一电压电平可以小于零。第二电压电平对应于晶体管器件10的接通状态完全导通状态。也就是说，第二电压电平可以被选择为使得当第二电压电平被施加到晶体管器件10的栅极时，晶体管器件10完全导通。第二电压电平可以是晶体管器件10的最大栅极驱动导通电压例如，被选择从而产生晶体管器件10的最大性能。第三电压电平是处于第一电压电平与第二电压电平之间的中间电压电平。类似地，在适用的情况下，第四电压电平是处于第一电压电平与第二电压电平之间的中间电压电平。换句话说，第三和第四电压电平高于第一电压电平并低于第二电压电平。因此，当第三和第四电压电平被施加到晶体管器件10的栅极时，晶体管器件10的栅极-源极电压VGS大于零并且小于晶体管器件10的最大栅极驱动导通电压。现在将参照图2和图3，对控制电路20能够将第三电压电平以及，在适用的情况下，第四电压电平施加至晶体管器件10栅极的优点进行阐述。通常，晶体管器件例如，功率晶体管的SOA取决于漏极电流的电流极限ID，max，漏极-源极电压的电压极限VDS，max以及功率耗散极限Pmax。晶体管器件的工作点取决于栅极电压和晶体管器件的导通电阻RDS，ON。为了避免在高漏极-源极电流下晶体管器件的操作会违反SOA，建议在高漏极-源极电压的情况下用较低的栅极电压而不是晶体管器件的最大栅极驱动导通电压导通晶体管器件。一旦晶体管器件达到较低的漏极-源极电压，栅极电压就可以增加例如，达到最大栅极驱动导通电压，以达到晶体管器件的较好的较低导通电阻RDS，ON。图2示意性地示出了在不同的栅极-源极电压下的晶体管器件在本示例中为GaNHEMT的SOA和击穿电压的示例。曲线310、320、330、340和350分别示出了在5V、4V、3V、2V和1V的栅极-源极电压VGS例如，接地源的栅极电压Vg的值处的漏极-源极电压VDS例如，接地源极的Vd；横轴和漏极电流ID竖轴之间的关系。高漏极-源极电压下的各个弯曲表示晶体管器件的击穿。从该图可以看出，较低的栅极-源极电压可以承受较高的漏极-源极电压。根据晶体管器件的这个特性，除了第一电压电平断开状态和第二电压电平完全接通状态之外，本发明还提出将第三电压电平选择性地施加到晶体管器件的栅极。对于该使用情况，第三电压电平被选择为处于第一和第二电压电平之间的中间电压电平VSOA，使得当第三电压电平被施加到晶体管器件的栅极时，该晶体管器件在该晶体管器件的给定的漏极-源极电压下、在其安全操作区域SOA内工作。也就是说，可以根据当晶体管器件应该接通时可能发生的已知漏极-源极电压，来预先确定第三电压电平。在一些实施例中，第三电压电平可以被选择为处于第一和第二电压电平之间，使得当第三电压电平被施加到栅极时，晶体管器件的栅极-源极电压大于晶体管器件的阈值电压。如上所述，在晶体管器件的漏极-源极电压从其初始较高的值下降之后，晶体管器件的栅极处的电压可从第三电压电平变为第二电压电平。因此，接通晶体管器件的过程可以按如下步骤进行：根据本发明的实施例，接通晶体管器件的过程可以涉及依次将第一、第三和第二电压电平，以该顺序施加到晶体管器件的栅极。因此，晶体管装置的栅极电压从第一电压电平变为第三电压电平，并且从第三电压电平变为第二电压电平。其中，在已经施加第三电压电平一预定时间段之后，可以将第二电压电平施加到晶体管器件的栅极。或者，在施加第三电压电平之后，当晶体管器件的漏极-源极电压下降了预定量或下降至预定电平时，可以将第二电压电平施加到晶体管器件的栅极。除上述之外，一些晶体管器件例如GaN晶体管器件不具有反向二极管体二极管，并且反向电压反向导通电压取决于晶体管器件的阈值电压Vth及其跨导gm。假设例如阈值电压Vth为1.5V且栅极驱动电压为0V，则在反向导通模式下，晶体管器件在-1.5V处开始导通。如果栅极-源极电压电平增加到接近标称阈值电压Vth例如，1V，那么在反向导通模式下，晶体管器件在-0.5V处开始导通。因此，可以通过向晶体管器件例如GaN晶体管器件，诸如GaNHEMT施加不同的栅极电压来改变反向导通模式的特性。在图3中，其示意性地示出了用于不同的栅极-源极电压的-3V、-2V、0V、2V和6V的晶体管器件在该示例中为GaNHEMT的漏极电流与漏极-源极电压的曲线410、420、430、440和450的示例。正常特性正向导通模式由上箭头表示，反向导通模式由下箭头表示。从这些曲线可以看出，反向导通模式的特性可以通过不同的栅极电压来修改。假设例如阈值电压Vth为1.5V并且栅极-源极电压VGS为1.5V，则晶体管器件在漏极处从0V开始导通。反向模式特性与可调齐纳二极管的特性相似。根据晶体管器件的这个特性，除了第一电压电平断开状态和第二电压电平完全接通状态之外，本发明还提出将第三电压电平选择性地施加到晶体管器件的栅极。对于这种使用情况，第三电压电平被选择为处于第一和第二电压电平之间的中间电压电平Vreverse，使得当第三电压电平被施加到晶体管的栅极时晶体管器件的高压反向电导减小。为此，第三电压电平可以被选择为处于第一电压电平和第二电压电平之间，使得当第三电压电平被施加到第三电压电平时，晶体管器件的栅极-源极电压小于晶体管器件的阈值电压。例如，第三电压电平可以被选择为处于第一电压电平和第二电压电平之间，使得当第三电压电平被施加到晶体管器件的栅极时，晶体管器件的栅极-源极电压晶体管器件的阈值电压小预定量例如，约5％至10％。例如，预定量可以作为负载和或过程和或温度的函数来调制。也就是说，预定量可以取决于例如负载和或过程和或温度。接通晶体管器件的过程可以进行如下：根据本发明的实施例，接通晶体管器件的过程可以涉及依次将第一、第三和第二电压电平，以该顺序施加到晶体管器件的栅极。因此，晶体管装置的栅极电压从第一电压电平变为第三电压电平，并且从第三电压电平变为第二电压电平。其中，在已经施加第三电压电平一预定时间段之后，可以将第二电压电平施加到晶体管器件的栅极。例如，只要应该降低反向电导损耗，就可以施加第三电压电平。在一些实施例中，如上所述，控制电路可以适于将第三电压电平和第四电压电平二者作为处于第一电压电平断开状态和第二电压电平完全接通状态之间的中间电压电平。在这种情况下，选择第三和第四电压电平中的一个，使得当将一个电压电平施加到晶体管器件的栅极时，晶体管器件的高电压反向电导减小，并且选择第三和第四电压电平中的另一个，使得当该另一电压电平被施加到晶体管器件的栅极时，晶体管器件在晶体管器件的给定的漏极-源极电压下、在其安全操作区域SOA内操作。总之，本发明提出通过使用至少三个例如三个或四个电压电平作为晶体管器件的栅极电压来改进晶体管器件诸如GaN晶体管，如GaNHEMT的控制。这些电压电平的有利选择总结在如下的表1中。表1图4示意性地示出了本发明实施例的用于操作晶体管器件的电路200的具体非限制性示例。该电路200包括晶体管器件10和作为用于将第一至第四电压电平施加到晶体管器件10的栅极的基本电路的控制电路20'。为了能够向栅极提供四种不同的电压，控制电路20'包括：耦接在第一电压电平35和晶体管器件10的栅极之间的第一开关开关器件30，耦接在第二电压电平45和晶体管器件10的栅极之间的第二开关开关器件40；耦接在第三电压电平55和晶体管器件10的栅极之间的第三开关开关器件50；以及耦接在第四电压电平65和晶体管器件10的栅极之间的第四开关开关器件60。第一开关30和第二开关40可以经由第一中间节点70耦接到晶体管器件的栅极。第三开关50和第四开关60可以经由第二中间节点80耦接到晶体管器件的栅极。例如，第一开关30和或第二开关40可以是晶体管开关。在一些实施方式中，第一、第二、第三和第四开关30、40、50、60中的任何一个或全部可以是晶体管开关。在图4的示例中，第一电压电平35对应于晶体管器件的断开状态，并且第二电压电平45对应于晶体管器件的完全接通状态。在该示例中，第一电压电平35被假定为接地。第三电压电平55是上述电压Vreverse，第四电压电平65是上述电压VSOA。为了选择性地将第一至第四电压电平施加到晶体管器件10的栅极，控制电路20'适于例如，经由逻辑电路等，图中未示出将第一、第二、第三和第四开关30、40、50、60中的任何一个切换至接通状态，同时保持其它开关处于断开状态。在控制电路20'适于选择性地施加仅有第一至第三电压电平的情况下，可以省略第四开关60。在这种情况下，例如，第三电压电平可以是上述电压Vreverse和电压VSOA中的任一个。如上所述，图4给出了可以为栅极提供四个不同电压电平的基本电路。施加多级栅极电压时，晶体管工作在最佳和或最安全的工作条件下操作。在该配置中，可以认为第一开关30形成下拉电路或下拉器件，且第一电压电平35可以被认为是下拉电压。此外，可以认为第二开关40形成上拉电路或上拉器件，且第二电压电平45可以被认为是上拉电压。第三和第四开关50、60用于将附加的栅极电压电平VSOA和Vreverse施加到晶体管器件10的栅极。图5为本发明实施例的操作晶体管器件的方法500的流程示意图。例如，方法500可以用于接通晶体管器件。在步骤S510，将第一电压电平施加到晶体管器件的栅极。第一电压电平可对应于晶体管装置的断开状态。在步骤S520，将第三电压电平施加到晶体管器件的栅极。例如，第三电压电平可以是上述电压Vreverse和电压VSOA中的任何一个。在步骤S530，将第二电压电平施加到晶体管器件的栅极。第二电压电平可以对应于晶体管器件的完全接通状态。方法500可以在经过预定时间段之后，或者在晶体管器件的漏极-源极电压下降了预定量或者下降至预定水平之后，从步骤S520继续进行到步骤S530。在一些实施例中，方法500可以包括将第四电压电平施加到晶体管器件的栅极的另一步骤未示出。例如，第四电压电平可以是上述电压Vreverse和电压VSOA中的另一个。应当注意的是，出于简洁的目的，并没有对与上述设备特征相对应的相应方法特征进行明确描述。本文的公开也被认为也延伸到这些方法特征。具体地，本公开被理解为涉及操作上述电路、和或提供或布置这些电路的各元件的方法。应该进一步注意的是，说明书和附图仅仅示出了所提出的电路和方法的原理。本领域的技术人员将能够实现各种布置，尽管此处没有明确地描述或示出，但体现了本发明的原理的，都包括在其精神和范围内。进一步地，本文中概述的所有示例和实施例主要旨在明确地仅用于解释目的，以帮助读者理解所提出的方法的原理。此外，本文中提供本发明的原理、方面和实施例的所有陈述及其具体示例，旨在包含其等同物。

权利要求：1.一种用于操作充当开关的晶体管器件的电路，所述电路包括：晶体管器件；以及控制电路，所述控制电路耦接到所述晶体管器件的栅极，其中，所述控制电路适于选择性地将至少第一电压电平、第二电压电平和第三电压电平施加到所述晶体管器件的所述栅极，其中，所述第一电压电平、第二电压电平和第三电压电平是不同的电压电平。2.根据权利要求1所述的电路，其中，选择所述第一电压电平，使得当所述第一电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的栅极-源极电压基本为零或负；以及其中，选择所述第二电压电平，使得当所述第二电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件完全导通。3.根据权利要求2所述的电路，其中，所述第三电压电平是处于所述第一和第二电压电平之间的中间电压电平。4.根据权利要求2所述的电路，其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的高电压反向电导减小。5.根据权利要求2所述的电路，其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的栅极-源极电压小于所述晶体管器件的阈值电压。6.根据权利要求5所述的电路，其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的栅极-源极电压比所述晶体管器件的阈值电压小一预定量。7.根据权利要求2所述的电路，其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件在所述晶体管器件的给定的漏极-源极电压下在其安全操作区域SOA内工作。8.根据权利要求7所述的电路，其中，所述第三电压电平被选择为处于所述第一电压电平和所述第二电压电平之间，使得当所述第三电压电平被施加到所述晶体管器件的栅极时，所述晶体管器件的栅极-源极电压大于所述晶体管器件的阈值电压。9.根据权利要求1所述的电路，其中，所述控制电路适于：施加所述第一、第二和第三电压电平，使得所述晶体管器件的栅极电压从所述第一电压电平变为所述第三电压电平，并且从所述第三电压电平变为所述第二电压电平；以及在已经施加所述第三电压电平一预定时间段之后，施加所述第二电压电平。10.根据权利要求1所述的电路，其中，所述控制电路适于：施加所述第一、第二和第三电压电平，使得所述晶体管器件的栅极电压从所述第一电压电平变为所述第三电压电平，并且从所述第三电压电平变为所述第二电压电平；以及在已经施加所述第三电压电平之后，当晶体管器件的漏极-源极电压已经下降了预定量或者下降至预定电平时，施加所述第二电压电平。11.根据权利要求2所述的电路，其中，所述控制电路进一步适于将所述第四电压电平施加到所述晶体管器件的栅极，其中所述第一、第二、第三和第四电压电平是不同的电压电平。12.根据权利要求11所述的电路，其中，第三和第四电压电平是处于第一和第二电压电平之间的中间电压电平。13.根据权利要求11所述的电路，其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的高电压反向电导减小；以及其中，选择所述第四电压电平，使得当所述第四电压电平被施加到所述晶体管器件的栅极时，所述晶体管器件在所述晶体管器件的给定的漏极-源极电压下在其安全操作区域SOA内工作。14.根据权利要求1所述的电路，其中，所述晶体管器件是氮化镓GaN晶体管或金属氧化物半导体MOS晶体管。15.根据权利要求1所述的电路，其中，所述控制电路包括：第一开关，所述第一开关耦接在所述第一电压电平和所述晶体管器件的所述栅极之间；第二开关，所述第二开关耦接在所述第二电压电平和所述晶体管器件的所述栅极之间；以及第三开关，所述第三开关耦接在所述第三电压电平和所述晶体管器件的所述栅极之间；以及其中，所述控制电路适于将所述第一开关、所述第二开关和所述第三开关中的任何一个切换到接通状态，同时保持所述其它开关处于断开状态。16.根据权利要求11所述的电路，其中所述控制电路包括：第一开关，所述第一开关耦接在所述第一电压电平和所述晶体管器件的所述栅极之间；第二开关，所述第二开关耦接在所述第二电压电平和所述晶体管器件的所述栅极之间；以及第三开关，所述第三开关耦接在所述第三电压电平和所述晶体管器件的所述栅极之间；以及第四开关，所述第四开关耦接在所述第四电压电平和所述晶体管器件的栅极之间；以及其中，所述控制电路适于将所述第一开关、所述第二开关、所述第三开关以及所述第四开关中的任何一个切换至接通状态，同时保持所述其它开关处于断开状态。17.一种操作充当开关的晶体管器件的方法，所述方法包括：将至少第一电压电平、第二电压电平和第三电压电平选择性地施加到晶体管器件的栅极，其中，所述第一、第二和第三电压电平是不同的电压电平。18.根据权利要求17所述的方法，其中，选择所述第一电压电平，使得当所述第一电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的栅极-源极电压基本为零或负；和其中，选择所述第二电压电平，使得当所述第二电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件完全导通。19.根据权利要求18所述的方法，其中，所述第三电压电平是处于所述第一和第二电压电平之间的中间电压电平。20.根据权利要求18所述的方法，其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的高电压反向电导减小。21.根据权利要求18所述的方法，其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的栅极-源极电压小于所述晶体管器件的阈值电压。22.根据权利要求21所述的方法，其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的栅极-源极电压比所述晶体管器件的阈值电压小预定的量。23.根据权利要求18所述的方法，其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件在所述晶体管器件的给定的漏极-源极电压下在其安全操作区域SOA内操作。24.根据权利要求23所述的方法，其中，所述第三电压电平被选择为处于所述第一电压电平和所述第二电压电平之间，使得当所述第三电压电平被施加到所述晶体管器件的栅极时，所述晶体管器件的栅极-源极电压大于所述晶体管器件的阈值电压。25.根据权利要求17所述的方法，包括：施加所述第一、第二和第三电压电平，使得所述晶体管器件的栅极电压从所述第一电压电平变为所述第三电压电平，并且从所述第三电压电平变为所述第二电压电平；以及在已经施加所述第三电压电平一预定时间段之后，施加所述第二电压电平。26.根据权利要求17所述的方法，包括：施加所述第一、第二和第三电压电平，使得所述晶体管器件的栅极电压从所述第一电压电平变为所述第三电压电平，并且从所述第三电压电平变为所述第二电压电平；以及在已经施加所述第三电压电平之后，当晶体管器件的漏极-源极电压已经下降了预定量或者下降至预定电平时，施加所述第二电压电平。27.根据权利要求18所述的方法，还包括：将所述第四电压电平施加到所述晶体管器件的栅极，其中，所述第一、第二、第三和第四电压电平是不同的电压电平。28.根据权利要求27所述的方法，其中，第三和第四电压电平是处于第一和第二电压电平之间的中间电压电平。29.根据权利要求27所述的方法，其中，选择所述第三电压电平，使得当所述第三电压电平被施加到所述晶体管器件的所述栅极时，所述晶体管器件的高电压反向电导减小；以及其中，选择所述第四电压电平，使得当所述第四电压电平被施加到所述晶体管器件的栅极时，所述晶体管器件在所述晶体管器件的给定的漏极-源极电压下在其安全操作区域SOA内操作。30.根据权利要求17所述的方法，其中，所述晶体管器件是氮化镓GaN晶体管或金属氧化物半导体MOS晶体管。31.根据权利要求17所述的方法，包括：提供耦接在所述第一电压电平和所述晶体管器件的所述栅极之间的第一开关；提供耦接在所述第二电压电平和所述晶体管器件的所述栅极之间的第二开关；以及提供耦接在所述第三电压电平和所述晶体管器件的所述栅极之间的第三开关；以及将所述第一开关、所述第二开关和所述第三开关中的任何一个切换到接通状态，同时保持所述其它开关处于断开状态。32.根据权利要求27所述的方法，包括：提供耦接在所述第一电压电平和所述晶体管器件的所述栅极之间的第一开关；提供耦接在所述第二电压电平和所述晶体管器件的所述栅极之间的第二开关；以及提供耦接在所述第三电压电平和所述晶体管器件的所述栅极之间的第三开关；以及提供耦接在所述第四电压电平和所述晶体管器件的栅极之间的第四开关；以及将所述第一开关、所述第二开关、所述第三开关以及所述第四开关中的任何一个切换至接通状态，同时保持所述其它开关处于断开状态。

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