申请/专利权人：中国电子科技集团公司第五十四研究所

申请日：2021-11-25

公开（公告）日：2024-06-21

公开（公告）号：CN114138693B

主分类号：G06F13/38

分类号：G06F13/38;G06F13/42

优先权：

专利状态码：有效-授权

法律状态：2024.06.21#授权;2022.03.22#实质审查的生效;2022.03.04#公开

摘要：本发明公开了一种基于SRAM的等效双端口RAM装置，属于数字信号处理技术领域。本发明由输入数据串并变换模块、数据写地址控制模块、SRAM读写控制模块、数据读地址控制模块、输出数据并串变换模块组成。本发明具有支持同时读写、支持大容量缓存、节省成本、应用场景广泛等特点。本发明通过将片外SRAM等效为双端口RAM，解决现有卫星载荷FPGA存储资源不足问题，有利于载荷小型化设计，降低功耗、重量和体积，节省成本，可广泛用于星地、星间通信设备。

主权项：1.一种基于SRAM的等效双端口RAM装置，其特征在于，包括SRAM和FPGA，所述FPGA用于实现输入数据串并变换模块（1）、数据写地址控制模块（2）、数据读地址控制模块（3）、SRAM读写控制模块（4）、输出数据并串变换模块（5）；输入数据串并变换模块（1）将需要写入SRAM的串行数据变成小于或等于SRAM数据位宽的并行数据，然后输出到SRAM读写控制模块（4）；数据写地址控制模块（2）产生等效为双端口RAM的写地址，并将写地址传输给SRAM读写控制模块（4）；数据读地址控制模块（3）根据需要产生等效为双端口RAM的读地址，并将读地址传输给SRAM读写控制模块（4）；SRAM读写控制模块（4）通过时分复用的方法控制SRAM的控制信号进行读写使能控制，根据读写使能控制实现SRAM数据输入输出控制和SRAM读写地址切换控制，并将从SRAM读取的数据输出到输出数据并串变换模块（5）；输出数据并串变换模块（5）对SRAM读写控制模块（4）输入的数据进行并串变换和跨时钟域处理，输出串行数据；所述SRAM读写控制模块（4）由数据缓存及跨时钟域处理模块（4-1）、写地址转化及跨时钟域处理模块（4-2）、读地址转化及跨时钟域处理模块（4-3）、SRAM读写使能控制模块（4-4）、SRAM地址总线控制模块（4-5）和SRAM数据总线控制模块（4-6）组成；数据缓存及跨时钟域处理模块（4-1）对输入数据串并变换模块（1）输入的并行数据进行缓存和跨时钟域处理，生成SRAM写数据，将其发送给SRAM数据总线控制模块（4-6）；写地址转化及跨时钟域处理模块（4-2）接收数据写地址控制模块（2）输出的双端口RAM写地址，将其转化为SRAM写地址并进行跨时钟域处理，并将跨时钟域处理后的SRAM写地址传输给SRAM地址总线控制模块（4-5）；读地址转化及跨时钟域处理模块（4-3）接收数据读地址控制模块（3）输出的双端口RAM读地址，将其转化为SRAM读地址并进行跨时钟域处理，并将跨时钟域处理后的SRAM读地址传输给SRAM地址总线控制模块（4-5）；SRAM读写使能控制模块（4-4）通过循环计数器cnt实现对SRAM写使能和读使能的时分复用控制，根据SRAM芯片手册生成对应的SRAM控制信号，cnt取值范围为1-3，cnt=0时进行SRAM写操作，cnt=1、cnt=2时进行SRAM读操作，并将生成的SRAM控制信号输出给SRAM，实现对SRAM的读写控制，同时将循环计数器cnt发送给SRAM地址总线控制模块（4-5）和SRAM数据总线控制模块（4-6）；SRAM地址总线控制模块（4-5）接收写地址转化及跨时钟域处理模块（4-2）生成的SRAM写地址和读地址转化及跨时钟域处理模块（4-3）生成的SRAM读地址，根据SRAM读写使能控制模块（4-4）发送过来的cnt对SRAM地址总线进行时分复用控制，cnt=0时将SRAM写地址赋值给SRAM地址总线，cnt=1、cnt=2时将SRAM读地址赋值给SRAM地址总线；SRAM数据总线控制模块（4-6）接收数据缓存及跨时钟域处理模块（4-1）输出的SRAM写数据，并接收SRAM数据总线上的数据，根据SRAM读写使能控制模块（4-4）发送过来的cnt对SRAM数据总线进行时分复用控制，cnt=0时将SRAM写数据赋值给SRAM地址总线，cnt=2时将SRAM数据总线上的数据赋值给SRAM读数据，并将SRAM读数据发送给输出数据并串变换模块（5）。

全文数据：

权利要求：

百度查询： 中国电子科技集团公司第五十四研究所 一种基于SRAM的等效双端口RAM装置

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