申请/专利权人：英特尔公司

申请日：2018-08-29

公开（公告）日：2024-06-21

公开（公告）号：CN109585451B

主分类号：H10B41/35

分类号：H10B41/35;H10B41/27;H10B43/35;H10B43/27

优先权：["20170929 US 15/721,544"]

专利状态码：有效-授权

法律状态：2024.06.21#授权;2020.10.27#实质审查的生效;2019.04.05#公开

摘要：一种3DNAND储存设备包括多个层，所述多个层包含与多个介电材料层交错的掺杂半导体材料。多个掺杂半导体材料层的第一部分可以掺杂有具有第一掺杂剂参数的第一掺杂剂。多个掺杂半导体材料层的第二部分可以掺杂有具有第二掺杂剂参数的第二掺杂剂。在实施例中，多个掺杂半导体层的第一部分可以包括浓度小于限定阈值的掺杂剂。在实施例中，多个掺杂半导体层的第二部分可以包括浓度小于限定阈值的掺杂剂。已经发现，当在半导体层中形成控制栅极凹槽时，不同的掺杂剂浓度有益并且有利地影响相应半导体层中的蚀刻速率。

主权项：1.一种半导体器件，包括：堆叠半导体结构，具有上表面和横向相对的下表面，所述堆叠半导体结构包括：使用介电材料形成的多个层；以及使用半导体材料形成的多个层；其中，多个半导体材料层中的每一个半导体材料层在介电材料层之间交错；其中，所述多个半导体材料层中的至少一些半导体材料层包括具有一个或多个第一掺杂剂参数的第一掺杂剂；以及其中，所述多个半导体材料层中的至少一些半导体材料层包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；多个沟道，每个所述沟道从所述上表面到所述下表面穿透所述堆叠半导体结构；以及凹槽，在所述多个沟道中的每个沟道中的所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围。

全文数据：多晶硅掺杂受控3DNAND蚀刻技术领域本公开内容涉及三维NOT-AND3DNAND存储器结构的制造。背景技术非易失性存储器设备例如闪存设备即使在断电之后也保留数据。这种所期望的特性导致闪存设备被用于存储卡和电子设备中来存储数据例如，智能电话中的联系人和媒体文件例如，智能电话中的音频、视频和图像数据。这种小型便携式电子设备的普遍存在，媒体文件的普及和大小的不断增加，以及在便携式电子设备上本地存储这种媒体以便与远程储存解决方案相比具有即时访问的不断增长的需求已经创造了对储存设备制造商而言的“完美风暴”-增加容量、降低成本、提高可靠性、减少储存设备占用空间，以适应不断缩小的便携式电子设备外壳。三维NAND3DNAND为电子设备中不断增长的储存需求提供了潜在的解决方案。二维NAND存储器水平排列。使用这样的布置，物理学决定了在电子隧穿以及影响储存设备的可靠性的其他现象出现之前存储器单元之间的最小间隔。3DNAND架构包括垂直堆叠的存储器单元，每个存储器单元包括：电荷储存结构浮动栅极、电荷陷阱等。使用控制栅极材料和介电材料的交替层形成存储器单元叠层。电荷阻挡材料设置在控制栅极层和与相应单元相关联的电荷储存结构之间。控制栅极层的数量确定每个垂直3DNAND结构中的各个储存单元的数量。具有32、48或甚至72+个控制栅极层的深堆叠3DNAND结构是可能的。附图说明所要求保护的主题的各种实施例的特征和优点将随着以下具体实施方式的进行并且参考附图而变得显而易见，在附图中相同的标记表示相同的部分，并且其中：图1是根据本文描述的至少一个实施例的示例性三维NAND3DNAND存储器阵列的透视图，该示例性三维NAND3DNAND存储器阵列包括与多个介电层交替堆叠的具有不同掺杂剂浓度的多个掺杂多晶硅字线层；图2是根据本文描述的至少一个实施例的沿x轴的掺杂剂浓度相对于沿y轴的控制栅极凹槽临界尺寸CGRCD，即CGR蚀刻深度的曲线图，其示出了字线层中的掺杂剂浓度从2×1021cm-3增加到5×1021cm-3导致CGRCD从约24.5纳米nm降低到约18.6nm，CGRCD降低25％约6nm；图3是根据本文描述的至少一个实施例的例如图1中所示的3DNAND存储器阵列中所示的示例性存储器单元的横截面正视图；图4是根据本文描述的至少一个实施例的沿x轴的未掺杂的字线层IPD层厚度相对于沿y轴的掺杂的硅多晶硅层间电介质IPD层厚度的曲线图，其示出了字线层中的掺杂剂浓度从3×1020cm-3增加到1×1021cm-3导致IPD层厚度相对于未掺杂的硅最少增加约30％；图5A是根据本文描述的至少一个实施例的示例性3DNAND存储器叠层的横截面正视图，该示例性3DNAND存储器叠层包括与多个介电层交错的多个字线层；图5B是根据本文描述的至少一个实施例的在已去除字线层的一部分以沿着沟道130的壁产生控制栅极凹槽CGR302之后的图5A的示例性3DNAND叠层的横截面正视图；图5C是根据本文描述的至少一个实施例的在控制栅极凹槽CGR中并沿着沟道的壁沉积多晶硅层间电介质层之后的图5B的示例性3DNAND叠层的横截面正视图；图5D是根据本文描述的至少一个实施例的在跨IPD层沉积浮置栅极之后的图5C的示例性3DNAND叠层的横截面正视图；图5E是根据本文描述的至少一个实施例的在已从沟道去除形成浮置栅极的全部或一部分材料之后的图5D的示例性3DNAND叠层的横截面正视图；图5F是根据本文描述的至少一个实施例的在沉积隧道氧化物层和在沟道中形成核心之后的图5E的示例性3DNAND叠层的横截面正视图；图6是根据本文描述的至少一个实施例的包括配备有至少一个3DNAND储存设备的基于示例性处理器的设备的系统的方框图；图7是根据本文描述的至少一个实施例的用于制造3DNAND存储器结构的示例性方法的高级流程图；图8是根据本文描述的至少一个实施例的用于通过在衬底上堆叠3DNAND存储器结构来制造3DNAND存储器结构的示例性方法的高级流程图；图9是根据本文描述的至少一个实施例的用于制造包括沿沟道的多晶硅层间电介质IPD层和控制栅极凹槽CGR的3DNAND存储器结构的示例性方法的高级流程图；图10是根据本文描述的至少一个实施例的用于制造包括跨IPD层的表面和在CGR中设置的浮置栅极材料的3DNAND存储器结构的示例性方法的高级流程图；图11是根据本文描述的至少一个实施例的用于制造包括跨IPD层沉积的隧道氧化物层和设置在CGR中的浮置栅极材料的3DNAND存储器结构的示例性方法的高级流程图；以及图12是根据本文描述的至少一个实施例的用于制造包括跨隧道氧化物层330在沟道中沉积的核心材料的3DNAND存储器结构的示例性方法的高级流程图。尽管以下具体实施方式将参考示例性实施例进行，但是其许多替换、修改和变化对于本领域技术人员而言将是显而易见的。具体实施方式3DNAND储存设备可以通过堆叠掺杂硅字线层和介电材料最终沿垂直单元核心电隔离每个存储单元的交替层来形成。在层沉积完成之后，在堆叠结构中形成单元孔。可以通过钻孔或通过利用蚀刻掩模的蚀刻来形成单元孔。在形成单元孔之后，蚀刻控制栅极层以在每个控制栅极层上形成控制栅极凹槽CGR或“凹坑”。在蚀刻CGR之后，在单元孔和CGR中沉积顶部氧化物多晶硅间介电IPD层。然后沿着叠层在每个CGR中沉积浮置栅极。在沉积浮置栅极之后，形成隧道氧化物并沉积多晶硅沟道以填充叠层中的单元孔。跨字线单元可变性对高纵横比3DNAND存储器单元集成和存储器单元电气度量是不利的。较低的字线中较薄的单元氧化物和较小的凹坑导致可变的编程和擦除电压，并因此导致存储器单元可靠性的损失。CGR或凹坑成形与单元孔内的蚀刻轮廓相关。CGR成形和核心蚀刻轮廓都影响最终的存储器单元性能，包括存储器单元形成和膜可变性。可变性确定编程和擦除窗口并定义单元可靠性的整体窗口。本文公开的系统和方法通过在制造过程期间沉积字线层时调整字线层的掺杂来提供形成控制栅极凹槽的更大一致性。具体而言，已经发现，在制造过程的原位沉积阶段期间的工程层多晶硅掺杂可用于在CGR蚀刻过程期间改善CGR成形的一致性。可以通过优化CGR临界尺寸CD和或顶部氧化物和或陷阱基底厚度来调整掺杂剂浓度以补偿单元可变性。本文描述的系统和方法将CGRCD与进入的蚀刻CD分离，并提供CGR单元的更大均匀性。这种改进有益地并且有利地使编程和擦除电压变平。提供了一种半导体器件。该器件可以包括具有上表面和横向相对的下表面的堆叠半导体结构，该堆叠半导体结构包括：使用介电材料形成的多个层；和使用半导体材料形成的多个层。多个半导体材料层中的每一半导体材料层可以在介电材料层之间交错。多个半导体材料层中的至少一些半导体材料层中的每一个半导体材料层可以包括具有一个或多个第一掺杂剂参数的第一掺杂剂。多个半导体材料层中的至少一些半导体材料层中的每一个半导体材料层包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；多个沟道，每个沟道从上表面到下表面穿透堆叠的半导体结构；以及凹槽，形成在多个沟道的每个沟道中的每个半导体材料层中。提供了一种3DNAND制造方法。该方法可以包括：将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构；其中，多个半导体材料层的第一部分包括具有一个或多个第一掺杂剂参数的第一掺杂剂；并且其中，所述多个半导体材料层的第二部分包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；形成穿过堆叠半导体结构的多个沟道，多个沟道中的每个沟道从堆叠半导体结构的上表面延伸到下表面；并且去除形成所述多个沟道的至少一部分的外周的所述多个半导体材料层中的至少一些半导体材料层的一部分，以在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围提供凹槽。提供了一种堆叠半导体制造系统。该系统可以包括：用于将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构的模块；其中，多个半导体材料层的至少一些半导体材料层包括具有一个或多个第一掺杂剂参数的第一掺杂剂；并且其中，所述多个半导体材料层的至少一些半导体材料层包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；用于形成穿过堆叠半导体结构的多个沟道的模块，多个沟道中的每个沟道从堆叠半导体结构的上表面延伸到下表面；及用于去除形成所述多个沟道的至少一部分的外周的所述多个半导体材料层中的至少一些半导体材料层的一部分，以在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围提供凹槽的模块。如本文所用，当与一个或多个元件相关地使用时，术语“顶部”、“底部”、“最下面”和“最上面”旨在传达相对而非绝对的物理配置。因此，当设备被倒置时，设备中描述为“最上面的元件”或“顶部元件”的元件可以替代地形成设备中的“最下面的元件”或“底部元件”。类似地，当设备被倒置时，设备中描述为“最下面的元件”或“底部元件”的元件可以替代地形成设备中的“最上面的元件”或“顶部元件”。如本文所使用的，当参考多个对象、系统或元素使用时，术语“逻辑上相关联”旨在传达对象、系统或元素之间的关系的存在，使得对一个对象、系统或者元素的访问揭示了与被访问的对象、系统或元素具有“逻辑关联”的剩余对象、系统或元素。示例性“逻辑关联”存在于关系数据库之间，其中，对第一数据库中的元素的访问可以提供来自多个附加数据库中的一个或多个元素的信息和或数据，每个附加数据库具有与所访问元素的已识别关系。在另一个示例中，如果“A”与“B”在逻辑上相关联，则访问“A”将揭示或以其他方式提取来自“B”的信息和或数据，反之亦然。图1是根据本文描述的至少一个实施例的示例性三维NAND3DNAND存储器阵列100的透视图，该三维NAND3DNAND存储器阵列100包括与多个介电层1201-120n+1统称为“介电层120”交替堆叠的具有不同掺杂剂浓度的多个掺杂多晶硅字线层1101-110n统称为“字线110”。多个沟道1301-130n统称为“沟道130”穿透交替堆叠的字线110和介电层120。存储器单元1401-140n统称为“存储器单元140”形成在每个沟道130和每个字线110的交叉处。每个沟道130耦合到设置在3DNAND结构的基部的源极层150。位线1601-160n统称为“位线160”可通信地耦合到每个沟道130。多个字线过孔1701-170n统称为“字线过孔170”中的每一个将多个访问线1721-172n统称为“访问线172”中相应的一个可通信地耦合到多个字线110中相应的一个。多个选择线过孔1821-182n统称为“选择线过孔182”中的每一个将多个选择线1801-180n统称为“选择线180”中相应的一个可通信地耦合到多个漏极选择栅极1841-184n统称为“漏极选择栅极184”中相应的一个。3DNAND存储器阵列100包括堆叠的多个字线110和多个介电层120，使得介电层120分离每个字线110。在每个字线110和沟道130的交叉处创建存储器单元140。每个存储器单元140包括控制栅极凹槽CGR。通过选择性地蚀刻字线110的一部分，在字线110和沟道130的交叉处形成控制栅极凹槽CGR，每个字线110上方和下方的未蚀刻的介电层产生CGR，有时可将其称为“凹坑”。沿着沟道130的长度的蚀刻速率的变化可导致沿着沟道130的一个或多个存储器单元位置处的CGR深度即，CGR临界尺寸或“CGRCD”的变化。CGRCD中的这种变化可能导致与相应CGR相关联的存储器单元140的编程和擦除电压的不可接受的高变化。因此，确保沿着每个沟道130的存储器单元140处的CGRCD的更大一致性确保了3DNAND存储器阵列100上的编程和擦除电压的更大一致性和或均匀性及因此更高的可靠性。在实施例中，使用任何当前可用的或未来开发的原位材料沉积工艺和或方法形成多个字线层110和多个介电层120。在实施例中，字线层110和介电层120的交替堆叠可以沉积在衬底上，例如为3DNAND存储器阵列100提供源极层150的掺杂多晶硅衬底。可以使用任何当前可用的或未来开发的材料去除技术形成例如激光烧蚀、钻孔或化学蚀刻多个孔，每个孔横向延伸穿过多个字线层110和多个介电层120但不穿过源极层150。然后可以将一种或多种化学蚀刻剂引入多个孔中，以选择性地蚀刻每个字线层110，以提供CGR。蚀刻工艺可以从最上面的字线层110比从最下面的字线层110去除更多量的掺杂多晶硅。沿着单元130的长度的掺杂多晶硅字线层110的这种有差别去除引起沿着单元130的长度的CGRCD的不一致，导致读取和写入沿沟道130形成的存储器单元140所需的编程和擦除电压的变化。每个字线层110使用掺杂多晶硅层形成。掺杂剂可以包括p型掺杂剂或n型掺杂剂。在实施例中，可以使用一种或多种n型掺杂剂来掺杂字线层110。示例性n型掺杂剂包括但不限于：磷含磷的化合物例如，磷化氢；砷含砷的化合物；铋含铋的化合物；锑含锑的化合物；和锂含锂的化合物。在实施例中，字线层110的掺杂剂浓度可以大于约1×1015原子cm3cm-3；约1×1017cm-3；约1×1019cm-3；约1×1021cm-3；1×1023cm-3；1×1025cm-3；1×1027cm-3；或约1×1029cm-3。在至少一些实施方式中，掺杂剂可以包括磷化氢和或含磷化氢的化合物。已经发现，通过调整至少一些字线层110中的掺杂剂浓度，可以调整相应字线层110中的蚀刻速率以有益并且有利地提供沿沟道130的长度的CGRCD中的更大一致性。具体而言，已经发现，通过降低字线层110中的掺杂剂浓度，在相应的字线层110中形成CGR301期间的蚀刻速率令人惊讶地增加。换句话说，字线层掺杂剂浓度与相应字线层110中的CGR蚀刻速率之间存在反比关系。例如，图2是沿x轴210的掺杂剂浓度相对于沿y轴220的CGRCD即CGR蚀刻深度的曲线图，其示出了字线层110中的掺杂剂浓度从2×1021cm-3增加到5×1021cm-3导致CGRCD从约24.5纳米nm降低到约18.6nm，仅归因于降低字线层110中的掺杂剂浓度的CGRCD降低25％约6nm。图3是根据本文描述的至少一个实施例的例如图1中所示的3DNAND存储器阵列110中所示的示例性存储器单元140的横截面正视图。如图3所示，通过字线层110上方的介电层302A的下表面、字线层302B、以及字线层110下方的介电层320C的上表面在三个侧面上形成CGR302。在形成CGR302之后，跨CGR302的表面并沿着沟道130的范围沉积多晶硅层间电介质IPD层310。IPD层310可以包括但不限于介电材料，例如氧化硅、氮化硅、氮氧化硅、氧化物-氮化物-氧化物ONO、或任何其他单一高k介电和或绝缘材料或高k介电和或绝缘材料的组合。在沉积IPD层310之后，在CGR302中形成浮置栅极320。浮置栅极320可以包括但不限于含硅材料，例如n掺杂多晶硅、p掺杂多晶硅或未掺杂硅。在形成浮置栅极320之后，沿着核心130并且跨浮置栅极320的表面沉积隧道氧化物330。核心材料340可以沉积在靠近隧道氧化物层330的沟道130中。在实施例中，核心材料340可以包括n掺杂多晶硅、p掺杂多晶硅或未掺杂多晶硅。还发现，通过调整至少一些字线层110中的掺杂剂浓度，可以有益且有利地增加IPD层310的厚度，特别是在CGR302附近。具体而言，已经发现，通过降低形成字线层110的多晶硅层中的掺杂剂浓度，沉积的IPD层310的厚度令人惊讶地增加。换句话说，发现在字线层掺杂剂浓度与在CGR302附近沉积的所得IPD层310的厚度之间存在直接关系。例如，图4是沿x轴410的未掺杂的字线层IPD层厚度相对于沿y轴420的掺杂硅IPD层厚度的曲线图，其示出了字线层110中的掺杂剂浓度从3×1020cm-3增加到1×1021cm-3导致IPD层厚度相对于未掺杂硅最少增加约30％。IPD层厚度的这种增加仅归因于增加字线层110中的掺杂剂浓度。图5A-5F示出了根据本文中描述的至少一个实施例的3DNAND储存结构的示例性制造方法，在3DNAND储存结构中，不同字线层110具有不同掺杂剂浓度。在实施例中，3DNAND包括包含多个交错字线层110和介电层120的叠层。在堆叠层中钻出沟道130，并且在每个字线层110中蚀刻控制栅极凹槽302。本文所述的系统和方法有益且有利地在多个字线层110中的一些或全部中使用不同的掺杂剂浓度，以提供期望的CGR临界尺寸例如，CGR深度。在每个字线层110中蚀刻CGR302之后，跨CGR302和沟道130的表面沉积多晶硅层间电介质层310。本文所述的系统和方法有益且有利地在多个字线层中的一些或全部中使用不同的掺杂剂浓度，以提供期望的IPD参数例如，IPD厚度。图5A是根据本文描述的至少一个实施例的示例性3DNAND存储器叠层500的横截面正视图，该示例性3DNAND存储器叠层500包括与多个介电层120交错的多个字线层110。使用任何当前可用的或未来开发的材料沉积工艺或方法以交错图案沉积多个字线层110和多个介电层120。示例性沉积方法或工艺包括但不限于：物理气相沉积PVD；化学气相沉积CVD；原子层沉积ALD；和旋涂。在实施例中，PVD可以包括诸如溅射、蒸发和电离PVD的技术。包括在多个沟道130中的每个沟道130可以使用任何当前可用的或未来开发的材料去除工艺或方法来形成。例如，可以使用钻孔、激光烧蚀或湿法蚀刻来形成每个沟道130。在实施例中，3DNAND存储器叠层500可以沉积在衬底上，该衬底包括但不限于硅半导体例如，源极层150；一个或多个蚀刻停止层；以及设置在源极层150和一个或多个蚀刻停止层之间的一个或多个缓冲层。在实施例中，字线层110可以由至少一种导电材料形成并包括至少一种导电材料，例如：金属；金属合金；含导电金属的材料；导电掺杂的半导体材料；或其组合。示例性金属包括但不限于：钨、钛、钼、铌、钒、铪、钽、铬、锆、铁、钌、锇、钴、铑、铱、镍、钯、铂、铜、银、金和铝。示例性金属合金包括但不限于：钴基合金；铁基合金；镍基合金；铁基和钴基合金；钴基和镍基合金；钴-镍-铁基合金；铝基合金；铜基合金；镁基合金；钛基合金；钢、低碳钢；和不锈钢。示例性含导电金属的材料包括但不限于：导电金属氮化物；导电金属硅化物；导电金属碳化物；导电金属氧化物。示例性导电掺杂半导体材料包括但不限于：导电掺杂硅；导电掺杂锗；和导电掺杂的硅锗。在实施例中，字线层110可以具有以下厚度：约10纳米nm或更小；约20nm或更小；约30nm或更小；约50nm或更小；约75nm或更小；或约100nm或更小。在实施例中，多个字线层110中的每一个可以具有相同的参数例如，厚度和或成分。在实施例中，多个字线层110中的至少一些可以具有不同的参数。例如，在实施例中，靠近沟道130的底部即，沟道130最靠近3DNAND存储器结构源极层150的部分的字线层110可以具有与靠近沟道130的顶部的字线层110不同的掺杂剂浓度或成分。在实施例中，介电层120可以由至少一种绝缘材料形成并且包括至少一种绝缘材料，例如：氧化物材料；氮化物材料；无定形碳；或氧氮化物材料。示例性氧化物包括但不限于：二氧化硅；磷硅酸盐玻璃；硼硅酸盐玻璃；硼磷硅酸盐玻璃；氟硅酸盐玻璃；二氧化钛；二氧化锆；二氧化铪；钽氧化物；氧化镁；氧化铝；或其组合。示例性氮化物包括但不限于：氮化硅。示例性氮氧化物包括但不限于：氮氧化硅。在实施例中，介电层120可具有以下厚度：约10纳米nm或更小；约20nm或更小；约30nm或更小；约50nm或更小；约75nm或更小；或约100nm或更小。在实施例中，多个介电层120中的每一个可具有相同的厚度和或成分。图5B是根据本文描述的至少一个实施例的在已去除字线层110的一部分以沿着沟道130的壁产生控制栅极凹槽CGR302之后的图5A的示例性3DNAND叠层500的横截面正视图。在实施例中，可以使用任何当前可用的或未来开发的材料去除工艺或方法来形成CGR302。在至少一个实施例中，可以通过湿法蚀刻字线层110来形成CGR302。在实施例中，可以调整至少一些字线层110中的掺杂剂浓度以提供用于在相应的字线层110中形成CGR302的所需蚀刻速率。例如，可以在一些字线层110中增加基线掺杂剂浓度以降低每个相应字线层110中的CGR蚀刻速率，或者在其他字线层110中减小基线掺杂剂浓度以增加相应字线层110的CGR蚀刻速率。图5C是根据本文描述的至少一个实施例的在控制栅极凹槽CGR302中并沿着沟道130的壁沉积多晶硅层间电介质层310之后的图5B的示例性3DNAND叠层500的横截面正视图。在实施例中，可以使用任何当前可用的或未来开发的材料沉积工艺或方法来沉积IPD层310。IPD层310可以包括但不限于介电材料，诸如氧化硅、氮化硅、氮氧化硅、或任何其他单一高k介电和或绝缘材料或高k介电和或绝缘材料的组合。在实施例中，可以调整至少一些字线层110中的掺杂剂浓度，以在相应的字线层110中的至少CGR302内提供期望的IPD层厚度。例如，可以在一些字线层110中增加基线掺杂剂浓度，以增加每个相应字线层110中的IPD层310厚度，或者在其他字线层110中减小基线掺杂剂浓度，以减小每个相应字线层110中的IPD层310厚度。图5D是根据本文描述的至少一个实施例的在跨IPD层310沉积浮置栅极320之后的图5C的示例性3DNAND叠层500的横截面正视图。在实施例中，可以使用任何当前可用的或未来开发的材料沉积工艺或方法来沉积浮置栅极320。浮置栅极320可以包括但不限于含硅材料，例如n掺杂多晶硅、p掺杂多晶硅或未掺杂硅。图5E是根据本文描述的至少一个实施例的在已从沟道130去除形成浮置栅极320的全部或一部分材料之后的图5D的示例性3DNAND叠层500的横截面正视图。从沟道130去除浮置栅极材料隔离了设置在每个字线层110中的CGR302中的每个浮置栅极320。可以使用任何当前可用或未来开发的材料去除工艺或方法来完成从沟道130去除浮置栅极材料。示例性材料去除工艺包括但不限于以下中的一个或多个：机械钻孔、激光钻孔、湿法蚀刻或激光烧蚀。用于从沟道130去除浮置栅极材料的示例性工艺或方法包括但不限于：气体化学蚀刻系统例如，氨蒸气；氟化铵NH4F+硝酸HNO3；氧化例如，O3、HNO3、H2O2+氢氟酸HF氧化物带；四甲基氢氧化铵TMAH；或类似的材料去除工艺。图5F是根据本文描述的至少一个实施例的在沉积隧道氧化物层330和在沟道130中形成核心530之后的图5E的示例性3DNAND叠层500的横截面正视图。隧道氧化物层330可以包括但不限于允许电子的Fowler-Nordheim隧穿或空穴的直接隧穿的一种或多种介电材料，或者通过其他电子空穴注入机制。在实施例中，隧道氧化物层330可以包括沉积的或热生长的二氧化硅。核心530可以包括一种或多种材料，例如多晶硅或其他半导体材料。核心530可以从其上形成3DNAND存储器结构500的衬底到形成3DNAND存储器结构500的最顶部介电层120连续。核心530可以包括但不限于：外延沉积的硅材料；元素硅基材料；多晶硅材料；非晶半导体材料；化合物半导体材料；或其组合。可以使用任何当前可用的或未来开发的材料沉积工艺或方法来沉积核心530。图6是根据本文描述的至少一个实施例的包括配备有至少一个3DNAND储存设备100的基于示例性处理器的设备602的系统600的方框图。以下讨论提供了形成基于示例性处理器的设备602诸如智能电话、可穿戴计算设备、便携式计算设备或使用基于3DNAND的半导体器件的类似设备例如图6中所示的基于3DNAND储存设备100的部件的简要、一般性描述。基于处理器的设备602包括处理器电路610，其能够执行机器可读指令集，从基于3DNAND的储存设备100读取数据以及将数据写入基于3DNAND的储存设备100。相关领域的技术人员将理解所示实施例以及其他实施例可以以其他基于电路的设备配置来实施，包括便携式电子或手持电子设备、例如智能电话、便携式计算机、可穿戴计算机、基于微处理器或可编程的消费电子产品、个人计算机“PC”、网络PC、小型计算机、大型计算机等。处理器电路610可以包括任何数量的硬连线或可配置电路，其中的一些或全部可以包括部分或全部设置在PC、服务器或者能够执行机器可读指令的其他计算系统中的电子部件、半导体器件和或逻辑元件的可编程和或可配置组合。基于处理器的设备602包括处理器电路610和总线或类似通信链路616，其可通信地耦合各种系统部件并促进各种系统部件之间的信息和或数据的交换，系统部件包括系统存储器620、一个或多个旋转式数据储存设备630和或一个或多个基于3DNAND的储存设备100。基于处理器的设备602可以在本文中以单数形式提及，但是这并不旨在将实施例限制于单个设备和或系统，因为在某些实施例中，将存在多于一个的基于处理器的设备602，其包含、包括或含有任何数量的可通信地耦合、并置或远程联网的电路或设备。处理器电路610可以包括任何数量、类型的设备或设备的组合。有时，处理器电路610可以全部或部分地以半导体器件的形式实现，例如二极管、晶体管、电感器、电容器和电阻器。这样的实施方式可以包括但不限于任何当前或未来开发的单核或多核处理器或微处理器，例如：一个或多个片上系统SOC；中央处理单元CPU；数字信号处理器DSP；图形处理单元GPU；专用集成电路ASIC；现场可编程门阵列FPGA等。除非另有说明，否则图6中所示的各种块的结构和操作是常规设计。因此，本文不需要进一步详细描述这些块，因为相关领域的技术人员将理解它们。互连基于处理器的设备602的至少一些部件的通信链路616可以采用任何已知的串行或并行总线结构或架构。系统存储器620可以包括只读存储器“ROM”618和随机存取存储器“RAM”630。ROM618的一部分可用于存储或以其他方式保留基本输入输出系统“BIOS”622。例如，通过使处理器电路610加载一个或多个机器可读指令集，BIOS622向基于处理器的设备602提供基本功能。在实施例中，一个或多个机器可读指令集中的至少一些使得处理器电路610的至少一部分提供、创建、产生、转换和或用作专用的、特定的和特殊的机器。基于处理器的设备602可以包括一个或多个可通信地耦合的非暂时性数据储存设备，诸如一个或多个硬盘驱动器630和或一个或多个基于3DNAND的储存设备100，诸如上面图1至5中所描述的。一个或多个数据储存设备630可以包括任何当前或未来开发的储存装置、网络和或设备。这种数据储存设备630的非限制性示例可以包括但不限于任何当前或未来开发的非暂时性储存装置或设备，诸如一个或多个磁储存设备、一个或多个光储存设备、一个或多个固态电磁储存设备、一个或多个电阻储存设备、一个或多个分子储存设备、一个或多个量子储存设备或其各种组合。在一些实施方式中，一个或多个数据储存设备630可以包括一个或多个可移动储存设备，诸如一个或多个闪存驱动器、闪存、闪存单元或类似的装置或设备，其能够可通信地耦合到基于处理器的设备602和与基于处理器的设备602解耦。一个或多个数据储存设备630和或一个或多个基于3DNAND的储存设备100可以包括将相应的储存设备或系统通信地耦合到通信链路616的接口或控制器未示出。一个或多个数据储存设备630可以存储、保留或以其他方式包含机器可读指令集、数据结构、程序模块、数据存储、数据库、逻辑结构和或对处理器电路610有用的其他数据和或在处理器电路610上或由处理器电路610执行的一个或多个应用程序。在一些实例中，一个或多个数据储存设备630例如经由通信链路616或经由一个或多个有线通信接口例如，通用串行总线或USB，可以可通信地耦合到处理器电路610；一个或多个无线通信接口例如，近场通信或NFC；一个或多个有线网络接口例如，IEEE802.3或以太网；和或一个或多个无线网络接口例如，IEEE802.11或。机器可读指令集638和其他模块640可以全部或部分地存储在系统存储器620中。这样的指令集638可以全部或部分地从一个或多个数据储存设备630和或一个或多个基于3DNAND的储存设备100传输。在由处理器电路610执行期间，指令集638可以全部或部分地加载、存储或以其他方式保留在系统存储器620中。机器可读指令集638可以包括机器可读和或处理器可读代码、指令、或能够提供本文所述的语音指导功能和能力的类似逻辑。系统用户可以使用一个或多个可通信地耦合的输入设备650向基于处理器的设备602提供、输入或以其他方式提供命令例如，确认、选择、认可等以及信息和或数据例如，主题标识信息、颜色参数。一个或多个可通信地耦合的输入设备650可以布置在基于处理器的设备602的本地或远离基于处理器的设备602。输入设备650可以包括一个或多个：文本输入设备651例如，键盘；指示设备652例如，鼠标、轨迹球、触摸屏；音频输入设备653；视频输入设备654；和或生物识别输入设备655例如，指纹扫描仪、面部识别、虹膜打印扫描仪、语音识别电路。在实施例中，一个或多个输入设备650中的至少一些可以包括到基于处理器的设备602的有线或无线可通信耦合。系统用户可以经由一个或多个输出设备660从基于处理器的设备602接收输出例如，来自推荐者反馈电路116的反馈。在至少一些实施方式中，一个或多个输出设备660可以包括但不限于一个或多个：视觉输出或显示设备661；触觉输出设备662；音频输出设备663或其组合。在实施例中，一个或多个输出设备660中的至少一些可以包括到基于处理器的设备602的有线或无线可通信耦合。为方便起见，网络接口670、处理器电路110、系统存储器620、一个或多个输入设备650和一个或多个输出设备660被示为经由通信链路616彼此通信地耦合，从而在上述部件之间提供连接性。在替代实施例中，上述部件可以以与图6中所示不同的方式通信地耦合。例如，上述部件中的一个或多个可以直接耦合到其他部件，或者可以经由一个或多个中间部件未示出彼此耦合。在一些实施例中，可以省略通信链路616的全部或一部分，并且使用合适的有线或无线连接将部件彼此直接耦合。图7是根据本文描述的至少一个实施例的用于制造3DNAND存储器结构100的示例性方法700的高级流程图。在实施例中，3DNAND存储器结构100包括堆叠半导体结构，堆叠半导体结构使用以交替方式布置使得半导体材料层110与介电层120交错的多个半导体层110和多个介电层120形成。在堆叠半导体结构中形成沟道，并且沿着沟道的外周在半导体层中形成的凹槽提供单个存储单元140。方法700开始于702处。在704处，通过沉积半导体材料和介电材料的交替层来形成提供3DNAND存储器结构的基础的堆叠半导体。可以使用具有至少一个第一掺杂剂参数的第一掺杂剂来掺杂多个半导体材料层的第一部分。可以使用具有至少一个第二掺杂剂参数的第二掺杂剂来掺杂多个半导体材料层的第二部分。第一掺杂剂参数不同于第二掺杂剂参数。半导体材料层中的不同掺杂剂参数影响相应半导体材料层的蚀刻速率。在实施例中，第一掺杂剂参数可以包括多个半导体层110的第一部分中的掺杂剂浓度。在实施例中，第二掺杂剂参数可以包括多个半导体层110的第二部分中的掺杂剂浓度。在实施例中，可以使用n型掺杂剂来掺杂多个半导体层110的第一部分。在实施例中，还可以使用n型掺杂剂来掺杂多个半导体层110的第二部分。在实施例中，多个半导体层110的第一部分可具有大于1×1025个掺杂剂原子立方厘米cm-3的掺杂剂浓度。在实施例中，多个半导体层110的第二部分可具有小于1×1025个掺杂剂原子立方厘米cm-3的掺杂剂浓度。在一些实施方式中，第一掺杂剂可与第二掺杂剂相同。在一些实施方式中，第一掺杂剂可与第二掺杂剂不同。在一些实施方式中，第一和第二掺杂剂可包含一种或多种含磷化合物，例如磷化氢。在706处，在堆叠半导体结构中形成多个沟道130。在实施例中，在多个沟道中包括的每个沟道130可以具有相同或可变的直径。在实施例中，每个沟道130可以从堆叠半导体结构的上表面连续地或不间断地延伸到堆叠半导体结构的下表面。半导体材料层和介电层形成在堆叠半导体结构中形成的多个沟道130中的每个沟道的外周。在实施例中，多个沟道130中的每一个可具有任何物理尺寸、形状和或配置。在实施例中，多个沟道130中的每一个可以包括圆柱形沟道130。在实施例中，多个沟道130中的每一个可以包括圆锥截体形沟道130。在708处，去除每个沟道130的外周周围的每个半导体材料层110的一部分。半导体材料层110的去除沿着每个沟道130产生多个控制栅极凹槽CGR302。每个CGR302在上方和下方由不受半导体材料去除影响的介电层110界定。在实施例中，多个CGR302中的每一个可以具有相同的深度。在实施例中，多个CGR302中的每一个的深度可以定义临界尺寸例如，CGRCD。方法700在710处结束。图8是根据本文描述的至少一个实施例的用于通过在衬底190上堆叠3DNAND存储器结构100来制造3DNAND存储器结构100的示例性方法800的高级流程图。方法800可以结合以上详细描述的方法700使用。方法800在802处开始。在804处，可以将3DNAND存储器结构100的下表面设置在衬底附近。在实施例中，衬底可以包括源极层150。在实施例中，沟道130中的一些或全部可以延伸到源极层150的表面。在实施例中，沟道130中的一些或全部可以至少部分地延伸到源极层150中。在实施例中，衬底可以包括设置在源极层150和最下面的存储器单元140之间的沟道130周围的一个或多个下部或第二选择栅极186。在一些实施方式中，控制电路190可以设置在衬底附近，与3DNAND存储器结构100相对。该方法800在806处结束。图9是根据本文描述的至少一个实施例的用于制造包括沿沟道130的多晶硅层间电介质IPD层310和控制栅极凹槽CGR302的3DNAND存储器结构100的示例性方法900的高级流程图。方法900可以结合以上详细描述的方法700和或800使用。方法900在902处开始。在904处，沿着多个沟道130中的每一个的外周沉积IPD层310。还将IPD层310沉积在每个CGR302中。可以使用任何当前可用的或未来开发的沉积工艺或方法来沉积IPD层310。方法900在906处结束。图10是根据本文描述的至少一个实施例的用于制造包括跨IPD层310的表面和在CGR302中设置的浮置栅极材料320的3DNAND存储器结构100的示例性方法1000的高级流程图。方法1000可以结合以上详细描述的方法700、800和或900使用。方法1000在1002处开始。在1004处，沿着IPD层310顶部上的多个沟道130中的每一个的外周沉积浮置栅极层320。还将浮置栅极层320沉积在每个CGR302中。可以使用任何当前可用的或未来开发的沉积工艺或方法来沉积浮置栅极层320。在1006处，可以去除浮置栅极层320的部分。在实施例中，去除浮置栅极层320存在于沟道中的部分，同时允许保留填充CGR302的浮置栅极层的部分。可以使用任何当前可用的或未来开发的材料去除工艺或方法来去除浮置栅极层320。保留在每个CGR302中的浮置栅极层320为3DNAND存储器结构100中包括的每个存储器单元140提供电荷累积区域。方法1000在1008处结束。图11是根据本文描述的至少一个实施例的用于制造包括跨IPD层310沉积的隧道氧化物层330和设置在CGR302中的浮置栅极材料320的3DNAND存储器结构100的示例性方法1100的高级流程图。方法1100可以结合以上详细描述的方法700、800、900和或1000使用。方法1100在1102处开始。在1104处，跨多个沟道130中的每一个中的IPD层310的表面并且跨每个存储器单元140中的每个浮置栅极320的暴露表面沉积隧道氧化物层330。隧道氧化物层330可以使用任何当前可用的或未来开发的材料沉积工艺或方法来沉积。方法1100在1106处结束。图12是根据本文描述的至少一个实施例的用于制造包括跨隧道氧化物层330在沟道130中沉积的核心材料340的3DNAND存储器结构100的示例性方法1200的高级流程图。方法1200可以结合以上详细描述的方法700、800、900、1000和或1100使用。方法1200在1202处开始。在1204处，跨多个沟道130中的每一个中的隧道氧化物层330沉积核心材料340。可以使用任何当前可用的或未来开发的材料沉积工艺或方法来沉积核心材料340。方法1200在1206处结束。虽然图7至12示出了根据一个或多个实施例的各种操作，但是应该理解，图7至12中所示的所有操作对于其他实施例并非都是必需的。实际上，本文充分考虑到，在本公开内容的其他实施例中，图7至12中所示的操作和或本文描述的其他操作可以以未在任何附图中具体示出的方式组合，但仍然完全符合本公开内容。因此，针对在一个附图中未准确示出的特征和或操作的权利要求被认为在本公开内容的范围和内容内。如在本申请和权利要求中所使用的，由术语“和或”连接的项目列表可以表示所列项目的任何组合。例如，短语“A、B和或C”可以表示A；B；C；A和B；A和C；B和C；或A、B和C。如在本申请和权利要求中所使用的，由术语“至少一个”连接的项目列表可以表示所列项目的任何组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或A、B和C。本文描述的任何操作可以在包括一个或多个介质例如，非暂时性储存介质的系统中实现，所述介质单独地或组合地存储有指令，所述指令在由一个或多个处理器执行时执行所述方法。此处，处理器可以包括例如服务器CPU、移动设备CPU和或其他可编程电路。而且，意图是本文描述的操作可以分布在多个物理设备上，例如在多于一个不同物理位置的处理结构。储存介质可以包括任何类型的实体介质，例如，任何类型的盘，包括硬盘、软盘、光盘、光盘只读存储器CD-ROM、可重写光盘CD-RW、和磁光盘，半导体器件，如只读存储器ROM、随机存取存储器RAM，如动态和静态RAM、可擦除可编程只读存储器EPROM、电可擦除可编程只读存储器EEPROM、闪存、固态硬盘SSD、嵌入式多媒体卡eMMC、安全数字输入输出SDIO卡、磁卡或光卡、或适用于存储电子指令的任何类型的介质。其他实施例可以实现为由可编程控制设备执行的软件。因此，本公开内容涉及3DNAND数据储存系统和方法。在实施例中，3DNAND储存设备包括多个层，所述多个层包含与多个介电材料层交错的掺杂半导体材料。多个掺杂半导体材料层的第一部分可以掺杂有具有第一掺杂剂参数的第一掺杂剂。多个掺杂半导体材料层的第二部分可以掺杂有具有第二掺杂剂参数的第二掺杂剂。在实施例中，多个掺杂半导体层的第一部分可以包括浓度小于限定阈值的掺杂剂。在实施例中，多个掺杂半导体层的第二部分可以包括浓度小于限定阈值的掺杂剂。已经发现，当在半导体层中形成控制栅极凹槽时，不同的掺杂剂浓度有益并且有利地影响相应半导体层中的蚀刻速率。以下示例涉及其他实施例。本公开内容的以下示例可以包括主题材料，诸如至少一个设备、方法、用于存储指令的至少一个机器可读介质所述指令在被执行时使机器基于该方法执行操作、用于基于方法执行操作的模块和或用于制造三维NAND储存设备的系统。根据示例1，提供了一种半导体器件。该器件可以包括具有上表面和横向相对的下表面的堆叠半导体结构，所述堆叠半导体结构包括：使用介电材料形成的多个层；和使用半导体材料形成的多个层。多个半导体材料层中的每一层可以在介电材料层之间交错。多个半导体材料层中的至少一些半导体材料层中的每一个半导体材料层可以包括具有一个或多个第一掺杂剂参数的第一掺杂剂。多个半导体材料层中的至少一些半导体材料层中的每一个半导体材料层包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；多个沟道，每个沟道从上表面到下表面穿透堆叠半导体结构；以及凹槽，形成在多个沟道的每个沟道中的每个半导体材料层中。示例2可以包括示例1的要素，并且所述器件可以另外包括：衬底，设置在堆叠半导体结构的下表面附近；其中，衬底包括使用一种或多种半导体材料形成的至少一个源极层。示例3可以包括示例2的要素，并且所述器件还可以包括：多晶硅层间电介质IPD层，该多晶硅层间电介质IPD层跨多个沟道中的每个沟道的至少一部分设置，且设置在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的凹槽中。示例4可以包括示例3的要素，其中，IPD层包括以下中的至少一种：氧化硅、氮化硅或者氮氧化硅。示例5可以包括示例3的要素，并且所述器件可以另外包括：浮置栅极材料，设置在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些凹槽中。示例6可以包括示例5的要素，其中，浮置栅极材料可以包括以下中的至少一种：p掺杂硅；n掺杂硅；或未掺杂硅。示例7可以包括示例6的要素，并且该器件可以另外包括：隧道氧化物层，跨多个沟道中的每个沟道的至少一部分及跨浮置栅极材料的至少一部分设置，所述浮置栅极材料设置在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些凹槽中。示例8可以包括示例7的要素，并且该器件可以另外包括：核心材料，设置在多个沟道中的至少一些沟道中的每个沟道中。示例9可以包括示例1至8中任一项的要素，其中，一个或多个第一掺杂剂参数包括第一掺杂剂浓度；并且其中，一个或多个第二掺杂剂参数包括第二掺杂剂浓度，其中，第二掺杂剂浓度不同于第一掺杂剂浓度。示例10可以包括示例9的要素，其中，第一掺杂剂包括n型掺杂剂；并且其中，第一掺杂剂浓度包括大于1×1025个原子立方厘米cm-3的磷化氢浓度。示例11可以包括示例10的要素，其中，第一掺杂剂可以包括以下之一：磷；含磷化合物如磷化氢；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。示例12可以包括示例10的要素，其中，第二掺杂剂包括n型掺杂剂；并且其中，第二掺杂剂浓度可以包括小于1×1025个原子立方厘米cm-3的磷化氢浓度。示例13可以包括示例12的要素，其中，第二掺杂剂可以包括以下之一：磷；含磷化合物例如，磷化氢；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。示例14可以包括示例9的要素，其中，多个半导体材料层中的每一个半导体材料层包括厚度小于100纳米nm的层。示例15可以包括示例9的要素，其中，多个介电材料层中的每一个介电材料层包括厚度小于100纳米nm的层。根据示例16，提供了一种3DNAND制造方法。该方法可以包括：将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构；其中，多个半导体材料层的第一部分包括具有一个或多个第一掺杂剂参数的第一掺杂剂；并且其中，所述多个半导体材料层的第二部分包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；形成穿过堆叠半导体结构的多个沟道，多个沟道中的每个沟道从堆叠半导体结构的上表面延伸到下表面；并且去除形成所述多个沟道的至少一部分的外周的所述多个半导体材料层中的至少一些半导体材料层的一部分，以在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围提供凹槽。示例17可以包括示例16的要素，并且该方法可以另外包括：将堆叠半导体结构的下表面沉积在衬底附近，其中，所述衬底包括使用一种或多种半导体材料形成的至少一个源极层。示例18可以包括示例17的要素，并且该方法可以另外包括：跨多个沟道中的每个沟道的至少一部分及在多个半导体材料层中的每一个半导体材料层处的多个沟道的每个沟道的外周中形成的每个凹槽中沉积多晶硅层间电介质IPD层。示例19可以包括示例18的要素，其中，沉积多晶硅层间电介质IPD可以包括：跨多个沟道中的每个沟道的至少一部分及在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周中形成的每个凹槽中沉积包括氧化硅、氮化硅或氮氧化硅中的至少一种的IPD层。示例20可以包括示例18的要素，并且该方法可以另外包括：在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些凹槽中沉积浮置栅极材料。示例21可以包括示例20的要素，其中，沉积浮置栅极材料可以包括：在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些凹槽中沉积包括p掺杂硅；n掺杂硅；或未掺杂硅中的至少一种的浮置栅极材料。示例22可以包括示例20的要素，并且该方法可以另外包括：跨多个沟道中的每个沟道的至少一部分及跨浮置栅极材料的至少一部分设置隧道氧化物层，所述浮置栅极材料设置在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些凹槽中。示例23可以包括示例22的要素，并且该方法可以另外包括：在多个沟道中的至少一些沟道中的每个沟道中设置核心材料。示例24可以包括示例16至23中任一个的要素，其中，将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错还可以包括：将使用半导体材料形成的多个层中的每一层交错，其中，多个半导体材料层中的至少一些半导体材料层包括具有第一掺杂剂浓度的第一掺杂剂；以及将使用半导体材料形成的多个层中的每一层交错，其中，多个半导体材料层中的至少一些半导体材料层包括不同于第一掺杂剂浓度的第二掺杂剂浓度。示例25可以包括示例24的要素，其中，将使用半导体材料形成的多个层中的每一层交错，其中，多个半导体材料层中的至少一些半导体材料层包括具有第一掺杂剂浓度的第一掺杂剂可以包括：将使用半导体材料形成的多个层中的每一层交错，其中，多个层中的至少一些包括半导体材料，所述半导体材料包括第一掺杂剂，所述第一掺杂剂包括第一掺杂剂浓度大于1×1025个原子立方厘米cm-3的n型掺杂剂。示例26可以包括示例25的要素，其中，将使用半导体材料形成的多个层中的每一层交错，其中，多个层中的至少一些包括具有第一掺杂剂的半导体材料，所述第一掺杂剂包括第一掺杂剂浓度大于1×1025个原子立方厘米cm-3的n型掺杂剂还可以包括：将使用半导体材料形成的多个层中的每一层交错，其中，多个层中的至少一些包括具有第一掺杂剂的半导体材料，所述第一掺杂剂包括以下中的一种：磷；含磷化合物如磷化氢；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。示例27可以包括示例25的要素，其中，将使用半导体材料形成的多个层中的每一层交错，其中，多个半导体材料层中的至少一些半导体材料层包括具有第二掺杂剂浓度的第二掺杂剂还可以包括：将使用半导体材料形成的多个层中的每一层交错，其中，多个层中的至少一些包括具有第二掺杂剂的半导体材料，所述第二掺杂剂包括第二掺杂剂浓度小于1×1025个原子立方厘米cm-3的n型掺杂剂。示例28可以包括示例27的要素，其中，将使用半导体材料形成的多个层中的每一层交错，其中，多个层中的至少一些包括具有第二掺杂剂的半导体材料，所述第二掺杂剂包括第二掺杂剂浓度小于1×1025个原子立方厘米cm-3的n型掺杂剂还可以包括：将使用半导体材料形成的多个层中的每一层交错，其中，多个层中的至少一些包括具有第二掺杂剂的半导体材料，所述第二掺杂剂包括以下中的一种：磷；含磷化合物例如，磷化氢；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。示例29可以包括示例16的要素，其中，将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构还可以包括：将使用半导体材料形成的多个层中的每一层交错，所述多个半导体材料层中的每一个半导体材料层具有小于100纳米nm的厚度。示例30可以包括示例16的要素，其中，将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构还可以包括：将使用介电材料形成的多个层中的每一层交错，所述多个介电材料层中的每一个介电材料层具有小于100纳米nm的厚度。根据示例31，提供了一种堆叠半导体制造系统。该系统可以包括：用于将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构的模块；其中，多个半导体材料层的至少一些半导体材料层包括具有一个或多个第一掺杂剂参数的第一掺杂剂；并且其中，所述多个半导体材料层的至少一些半导体材料层包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；用于形成穿过堆叠半导体结构的多个沟道的模块，多个沟道中的每个沟道从堆叠半导体结构的上表面延伸到下表面；以及用于去除形成所述多个沟道的至少一部分的外周的所述多个半导体材料层中的至少一些半导体材料层的部分，以在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围提供凹槽的模块。示例32可以包括示例31的要素，并且该系统还可以包括：用于将堆叠半导体结构的下表面沉积在衬底附近的模块，其中，所述衬底包括使用一种或多种半导体材料形成的至少一个源极层。示例33可以包括示例32的要素，并且该系统还可以包括：用于跨多个沟道中的每个沟道的至少一部分及在多个半导体材料层中的每一个半导体材料层处的多个沟道的每个沟道的外周中形成的每个凹槽中沉积多晶硅层间电介质IPD层的模块。示例34可以包括示例33的要素，其中，用于沉积多晶硅层间电介质IPD的模块可以包括：用于跨多个沟道中的每个沟道的至少一部分及在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周中形成的每个凹槽中沉积包括氧化硅、氮化硅或氮氧化硅中的至少一种的IPD层的模块。示例35可以包括示例33的要素，并且该系统还可以包括：用于在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些凹槽中沉积浮置栅极材料的模块。示例36可以包括示例35的要素，其中，用于沉积浮置栅极材料的模块可以包括：用于在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些凹槽中沉积包括p掺杂硅；n掺杂硅；或未掺杂硅中的至少一种的浮置栅极材料的模块。示例37可以包括示例35的要素，并且该系统还可以包括：用于跨多个沟道中的每个沟道的至少一部分及跨浮置栅极材料的至少一部分设置隧道氧化物层的模块，所述浮置栅极材料设置在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些凹槽中。示例38可以包括示例37的要素，并且该系统还可以包括：用于在多个沟道中的至少一些沟道中的每个沟道中设置核心材料的模块。示例39可以包括示例31至38中任一项的要素，其中，用于将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错还可以包括：用于将使用半导体材料形成的多个层中的每一层交错的模块，其中，多个半导体材料层中的至少一些包括具有第一掺杂剂浓度的第一掺杂剂；以及用于将使用半导体材料形成的多个层中的每一层交错的模块，其中，多个半导体材料层中的至少一些包括不同于第一掺杂剂浓度的第二掺杂剂浓度。示例40可以包括示例39的要素，其中，用于将使用半导体材料形成的多个层中的每一层交错的模块，其中，多个半导体材料层中的至少一些包括具有第一掺杂剂浓度的第一掺杂剂还可以包括：用于将使用半导体材料形成的多个层中的每一层交错的模块，其中，多个层中的至少一些包括包括第一掺杂剂的半导体材料，所述第一掺杂剂包括第一掺杂剂浓度大于1×1025个原子立方厘米cm-3的n型掺杂剂。示例41可以包括示例39的要素，其中，用于将使用半导体材料形成的多个层中的每一层交错的模块，其中，多个层中的至少一些包括具有第一掺杂剂的半导体材料，所述第一掺杂剂包括第一掺杂剂浓度大于1×1025个原子立方厘米cm-3的n型掺杂剂还可以包括：用于将使用半导体材料形成的多个层中的每一层交错的模块，其中，多个层中的至少一些包括具有第一掺杂剂的半导体材料，所述第一掺杂剂包括以下中的一种：磷；含磷化合物例如，磷化氢；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。示例42可以包括示例40的要素，其中，用于将使用半导体材料形成的多个层中的每一层交错的模块，其中，多个半导体材料层中的至少一些包括具有第二掺杂剂浓度的第二掺杂剂还可以包括：用于将使用半导体材料形成的多个层中的每一层交错的模块，其中，多个层中的至少一些包括具有第二掺杂剂的半导体材料，所述第二掺杂剂包括第二掺杂剂浓度小于1×1025个原子立方厘米cm-3的n型掺杂剂。示例43可以包括示例42的要素，其中，将使用半导体材料形成的多个层中的每一层交错，其中，多个层中的至少一些包括具有第二掺杂剂的半导体材料，所述第二掺杂剂包括第二掺杂剂浓度小于1×1025个原子立方厘米cm-3的n型掺杂剂还可以包括：将使用半导体材料形成的多个层中的每一层交错，其中，多个层中的至少一些包括具有第二掺杂剂的半导体材料，所述第二掺杂剂包括以下中的一种：磷；含磷化合物例如，磷化氢；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。示例44可以包括示例31的要素，其中，用于将使用半导体材料形成的多个层中的每一个与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构的模块还可以包括：用于将使用半导体材料形成的多个层中的每一层交错的模块，所述多个半导体材料层中的每一个半导体材料层具有小于100纳米nm的厚度。示例45可以包括示例31的要素，其中，用于将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构的模块还可以包括：用于将使用介电材料形成的多个层中的每一层交错的模块，所述多个介电材料层中的每一个介电材料层具有小于100纳米nm的厚度。根据示例46，提供了一种电子器件。电子器件可以包括：处理器电路；以及堆叠半导体结构，可通信地耦合到处理器电路，所述堆叠半导体结构包括上表面和横向相对的下表面，所述堆叠半导体结构包括：使用介电材料形成的多个层；和使用半导体材料形成的多个层；其中，多个半导体材料层中的每一层在介电材料层之间交错；其中，多个半导体材料层中的至少一些半导体材料层可以包括具有一个或多个第一掺杂剂参数的第一掺杂剂；并且其中，多个半导体材料层中的至少一些半导体材料层包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；多个沟道，每个沟道从上表面到下表面穿透堆叠半导体结构；以及凹槽，在多个沟道的每个沟道中的多个半导体材料层中的每一个半导体材料层处的多个沟道的每个沟道的外周周围。示例47可以包括示例46的要素，其中，堆叠半导体器件还可以包括：衬底，设置在堆叠半导体结构的下表面附近；其中，衬底包括使用一种或多种半导体材料形成的至少一个源极层。示例48可以包括示例47的要素，其中，堆叠半导体器件还可以包括：多晶硅层间电介质IPD层，跨多个沟道中的每个沟道的至少一部分及在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的凹槽中设置。示例49可以包括示例48的要素，其中，堆叠半导体器件包括IPD层，所述IPD层包括氧化硅、氮化硅或氮氧化硅中的至少一种。示例50可以包括示例48的要素，其中，堆叠半导体器件还可以包括：浮置栅极材料，设置在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些凹槽中。示例51可以包括示例50的要素，其中，堆叠半导体器件浮置栅极材料可以包括以下中的至少一种：p掺杂硅；n掺杂硅；或未掺杂硅。示例52可以包括示例51的要素，其中，堆叠半导体器件还可以包括：隧道氧化物层，跨多个沟道中的每个沟道的至少一部分及跨浮置栅极材料的至少一部分设置，所述浮置栅极材料设置在多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些凹槽中。示例53可以包括示例52的要素，其中，堆叠半导体器件还可以包括：核心材料，设置在多个沟道中的至少一些沟道中的每个沟道中。示例54可以包括示例46至53中任一项的要素，其中，一个或多个第一掺杂剂参数可以包括第一掺杂剂浓度；并且其中，一个或多个第二掺杂剂参数包括第二掺杂剂浓度，其中，第二掺杂剂浓度不同于第一掺杂剂浓度。示例55可以包括示例54的要素，其中，第一掺杂剂包括n型掺杂剂；并且其中，第一掺杂剂浓度包括大于1×1025个原子立方厘米cm-3的磷化氢浓度。示例56可以包括示例55的要素，其中，第一掺杂剂可以包括以下之一：磷；含磷化合物例如，磷化氢；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。示例57可以包括示例55的要素，其中，第二掺杂剂包括n型掺杂剂；并且其中，第二掺杂剂浓度包括小于1×1025个原子立方厘米cm-3的磷化氢浓度。示例58可以包括示例57的要素，其中，第二掺杂剂可以包括以下之一：磷；含磷化合物例如，磷化氢；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。示例59可以包括示例46的要素，其中，多个半导体材料层中的每一个半导体材料层具有小于100纳米nm的厚度。示例60可以包括示例59的要素，其中，多个介电材料层中的每一个介电材料层具有小于100纳米nm的厚度。本文采用的术语和表达用作说明而非限制的术语，并且在使用这些术语和表达时，无意排除所示和所述特征或其部分的任何等同变换，并且认识到在权利要求的范围内可以进行各种修改。因此，权利要求旨在涵盖所有这些等同变换。

权利要求：1.一种半导体器件，包括：堆叠半导体结构，具有上表面和横向相对的下表面，所述堆叠半导体结构包括：使用介电材料形成的多个层；以及使用半导体材料形成的多个层；其中，多个半导体材料层中的每一个半导体材料层在介电材料层之间交错；其中，所述多个半导体材料层中的至少一些半导体材料层包括具有一个或多个第一掺杂剂参数的第一掺杂剂；以及其中，所述多个半导体材料层中的至少一些半导体材料层包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；多个沟道，每个所述沟道从所述上表面到所述下表面穿透所述堆叠半导体结构；以及凹槽，在所述多个沟道中的每个沟道中的所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围。2.根据权利要求1所述的堆叠半导体器件，还包括：衬底，设置在所述堆叠半导体结构的所述下表面附近；其中，所述衬底包括使用一种或多种半导体材料形成的至少一个源极层。3.根据权利要求2所述的堆叠半导体器件，还包括：多晶硅层间电介质IPD层，所述多晶硅层间电介质IPD层跨所述多个沟道中的每个沟道的至少一部分设置，且设置在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围的所述凹槽中；其中，所述IPD层包括以下中的至少一种：氧化硅、氮化硅或者氮氧化硅。4.根据权利要求3所述的堆叠半导体器件，还包括：浮置栅极材料，设置在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围的至少一些所述凹槽中，其中，所述浮置栅极材料包括以下中的至少一种：p掺杂硅；n掺杂硅；或未掺杂硅。5.根据权利要求4所述的堆叠半导体器件，还包括：隧道氧化物层，跨所述多个沟道中的每个沟道的至少一部分及跨所述浮置栅极材料的至少一部分设置，所述浮置栅极材料设置在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围的至少一些所述凹槽中。6.根据权利要求5所述的堆叠半导体器件，还包括：核心材料，设置在所述多个沟道中的至少一些沟道中的每个沟道中。7.根据权利要求1所述的堆叠半导体器件：其中，所述一个或多个第一掺杂剂参数包括第一掺杂剂浓度；其中，所述一个或多个第二掺杂剂参数包括第二掺杂剂浓度，其中，所述第二掺杂剂浓度不同于所述第一掺杂剂浓度。8.根据权利要求7所述的堆叠半导体器件：其中，所述第一掺杂剂包括n型掺杂剂；其中，所述第一掺杂剂浓度包括大于1×1025个原子立方厘米cm-3的磷化氢浓度；其中，所述第二掺杂剂包括n型掺杂剂；以及其中，所述第二掺杂剂浓度包括小于1×1025个原子立方厘米cm-3的磷化氢浓度。9.根据权利要求8所述的堆叠半导体器件，其中，所述第一掺杂剂包括以下之一：磷；含磷化合物例如，磷化氢；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。10.根据权利要求9所述的堆叠半导体器件，其中，所述第二掺杂剂包括以下之一：磷；含磷化合物；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。11.一种堆叠半导体制造方法，包括：将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构；其中，多个半导体材料层的第一部分包括具有一个或多个第一掺杂剂参数的第一掺杂剂；以及其中，所述多个半导体材料层的第二部分包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；形成穿过所述堆叠半导体结构的多个沟道，所述多个沟道中的每个沟道从所述堆叠半导体结构的所述上表面延伸到所述下表面；以及去除形成所述多个沟道的至少一部分的外周的所述多个半导体材料层中的至少一些半导体材料层的一部分，以在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围提供凹槽。12.根据权利要求11所述的堆叠半导体制造方法，还包括：将所述堆叠半导体结构的所述下表面沉积在衬底附近，其中，所述衬底包括使用一种或多种半导体材料形成的至少一个源极层。13.根据权利要求12所述的堆叠半导体制造方法，还包括：跨所述多个沟道中的每个沟道的至少一部分及在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周中形成的每个所述凹槽中沉积多晶硅层间电介质IPD层；其中，跨所述多个沟道中的每个沟道的至少一部分及在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周中形成的每个所述凹槽中的所述IPD层包括氧化硅、氮化硅或氮氧化硅中的至少一种。14.根据权利要求13所述的堆叠半导体制造方法，还包括：在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围的至少一些所述凹槽中沉积浮置栅极材料；其中，在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围的至少一些所述凹槽中的所述浮置栅极材料包括p掺杂硅；n掺杂硅；未掺杂硅中的至少一种。15.根据权利要求14所述的堆叠半导体制造方法，还包括：跨所述多个沟道中的每个沟道的至少一部分及跨所述浮置栅极材料的至少一部分设置隧道氧化物层，所述浮置栅极材料设置在所述多个半导体材料层中的每一个半导体材料层处的多个沟道中的每个沟道的外周周围的至少一些所述凹槽中。16.根据权利要求15所述的堆叠半导体制造方法，还包括：在所述多个沟道中的至少一些沟道中的每个沟道中设置核心材料。17.根据权利要求11所述的堆叠半导体制造方法，其中，将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错还包括：将使用半导体材料形成的多个层中的每一层交错，其中，所述多个半导体材料层中的至少一些半导体材料层包括具有第一掺杂剂浓度的第一掺杂剂；以及将使用半导体材料形成的多个层中的每一层交错，其中，所述多个半导体材料层中的至少一些半导体材料层包括不同于所述第一掺杂剂浓度的第二掺杂剂浓度。18.根据权利要求17所述的堆叠半导体制造方法，其中，将使用半导体材料形成的多个层中的每一层交错，其中，所述多个半导体材料层中的至少一些半导体材料层包括具有第一掺杂剂浓度的第一掺杂剂：还包括：将使用所述半导体材料形成的多个层中的每一层交错，其中，所述多个层中的至少一些包括包括第一掺杂剂的半导体材料，所述第一掺杂剂包括第一掺杂剂浓度大于1×1025个原子立方厘米cm-3的n型掺杂剂；其中，所述第一掺杂剂包括以下中的一种：磷；含磷化合物；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。19.根据权利要求18所述的堆叠半导体制造方法，其中，将使用半导体材料形成的多个层中的每一层交错，其中，所述多个半导体材料层中的至少一些半导体材料层包括具有第二掺杂剂浓度的第二掺杂剂：还包括：将使用所述半导体材料形成的多个层中的每一层交错，其中，所述多个层中的至少一些包括具有第二掺杂剂的半导体材料，所述第二掺杂剂包括第二掺杂剂浓度小于1×1025个原子立方厘米cm-3的n型掺杂剂；其中，所述第二掺杂剂包括以下中的一种：磷；含磷化合物例如，磷化氢；砷；含砷化合物；铋；含铋化合物；锑；含锑化合物；锂；或含锂化合物。20.根据权利要求16所述的堆叠半导体制造方法，其中，将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构还包括：将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层中的每一层交错，所述多个半导体材料层中的每一个半导体材料层具有小于100纳米nm的厚度，多个介电材料层中的每一个介电材料层具有小于100纳米nm的厚度。21.一种堆叠半导体制造系统，包括：用于将使用半导体材料形成的多个层中的每一层与使用介电材料形成的多个层交错，以提供具有上表面和下表面的堆叠半导体结构的模块；其中，多个半导体材料层中的至少一些半导体材料层包括具有一个或多个第一掺杂剂参数的第一掺杂剂；以及其中，所述多个半导体材料层中的至少一些半导体材料层包括具有一个或多个第二掺杂剂参数的第二掺杂剂，所述一个或多个第二掺杂剂参数不同于所述一个或多个第一掺杂剂参数；以及用于形成穿过所述堆叠半导体结构的多个沟道的模块，所述多个沟道中的每个沟道从所述堆叠半导体结构的所述上表面延伸到所述下表面；以及其中，去除与所述多个沟道中的每个沟道邻接的所述多个半导体材料层中的每一个半导体材料层的部分，以在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围提供凹槽。22.根据权利要求21所述的堆叠半导体制造系统，还包括：用于将所述堆叠半导体结构的所述下表面沉积在衬底附近的模块，其中，所述衬底包括使用一种或多种半导体材料形成的至少一个源极层。23.根据权利要求22所述的堆叠半导体制造系统，还包括：用于跨所述多个沟道中的每个沟道的至少一部分沉积且在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周中形成的每个所述凹槽中沉积多晶硅层间电介质IPD层的模块。24.根据权利要求23所述的堆叠半导体制造系统，其中，所述用于沉积多晶硅层间电介质IPD的模块包括：用于跨所述多个沟道中的每个沟道的至少一部分沉积且在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周中形成的每个所述凹槽中沉积包括氧化硅、氮化硅或氮氧化硅中的至少一种的IPD层的模块。25.根据权利要求23所述的堆叠半导体制造系统，还包括：用于在所述多个半导体材料层中的每一个半导体材料层处的所述多个沟道中的每个沟道的外周周围的至少一些所述凹槽中沉积浮置栅极材料的模块。

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