申请/专利权人：华虹半导体(无锡)有限公司;上海华虹宏力半导体制造有限公司

申请日：2024-03-05

公开（公告）日：2024-06-25

公开（公告）号：CN118251006A

主分类号：H10B41/35

分类号：H10B41/35;H10B41/41;H01L21/28

优先权：

专利状态码：在审-公开

法律状态：2024.06.25#公开

摘要：本发明提供一种改善栅极多晶硅层厚度损失的方法，提供衬底，衬底包含存储区和外围逻辑区，在存储区和外围逻辑区上形成有第一栅氧化层，在存储区上的第一栅氧化层上形成有叠层结构；在选择栅氧化层、第一硬掩膜层上形成第二硬掩膜层以及位于第二硬掩膜层上的第三硬掩膜层；利用离子注入形成外围逻辑区的掺杂阱；利用光刻、刻蚀去除存储区上的第三硬掩膜层，保留外围逻辑区上的第一栅氧化层；刻蚀去除存储区上的第一、二硬掩膜层，保留的第一栅氧化层作为外围逻辑区上的刻蚀保护层；利用光刻、刻蚀去除外围逻辑区上的第一栅氧化层。本发明将第二栅氧化层淀积和栅极多晶硅层淀积移至存储单元移除硬掩膜后，可以防止栅极多晶硅层被刻蚀消耗。

主权项：1.一种改善栅极多晶硅层厚度损失的方法，其特征在于，至少包括：步骤一、提供衬底，所述衬底包含存储区和外围逻辑区，在所述存储区和外围逻辑区上形成有第一栅氧化层，在所述存储区上的所述第一栅氧化层上形成有叠层结构，所述叠层结构由自下而上依次堆叠的浮栅、极间介质层、控制栅、第一硬掩膜层组成；刻蚀所述存储区的第一硬掩膜层以形成第一沟槽；在所述第一沟槽中形成第一侧墙结构，所述第一侧墙结构覆盖所述第一沟槽的侧壁；刻蚀所述第一沟槽底壁的所述控制栅和所述ONO介质层以形成第二沟槽；在所述第二沟槽中形成第二侧墙结构，所述第二侧墙结构覆盖所述第二沟槽的部分侧壁；刻蚀所述第二沟槽底壁的所述浮栅和所述栅氧化层以形成第三沟槽；形成隧穿氧化层，所述隧穿氧化层覆盖所述第三沟槽的底壁和侧壁；形成选择栅，所述选择栅填充所述第三沟槽；以及，形成选择栅氧化层，所述选择栅氧化层覆盖所述选择栅；在所述选择栅氧化层、所述第一硬掩膜层上形成第二硬掩膜层以及位于所述第二硬掩膜层上的第三硬掩膜层；步骤二、利用离子注入形成所述外围逻辑区的掺杂阱；步骤三、利用光刻、刻蚀去除所述存储区上的第三硬掩膜层，保留所述外围逻辑区上的所述第一栅氧化层；步骤四、刻蚀去除所述存储区上的第一、二硬掩膜层，保留的所述第一栅氧化层作为所述外围逻辑区上的刻蚀保护层；步骤五、利用光刻、刻蚀去除所述外围逻辑区上的所述第一栅氧化层；步骤六、在所述存储区、所述外围逻辑区上形成第二栅氧化层，在所述第二栅氧化层上形成栅极多晶硅层；步骤七、利用光刻、刻蚀去除所述存储区上的所述栅极多晶硅层；步骤八、利用光刻、刻蚀图形化所述外围逻辑区上的所述栅极多晶硅层、所述第二栅氧化层，形成栅极结构；步骤九、形成覆盖所述所述存储区和所述外围逻辑区的光刻胶层，光刻打开所述存储区上的光刻胶层，利用所述第一、二侧墙结构为掩膜刻蚀剩余的所述叠层结构，以去除所述存储区上的所述第二栅氧化层、形成存储单元结构。

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