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申请/专利权人：安徽工程大学

摘要：本发明公开的基于忆阻器和CMOS晶体管的加法器，包括：m个全加电路，以及m个高进位电路；其中，第i个全加电路的非门1、非门2及非门3的输出端分别连接第i个高进位电路的两输入或非门1及两输入或非门2、两输入或非门1及两输入或非门3、两输入或非门2及两输入或非门3，第i个高进位电路的输出端COi与第i+1个全加器的非门3输入端连接，第i个全加器的非门3输入端连接第i‑1个高进位电路的输出端COi‑1；将第i位的两个二进制数Ai、Bi从第i个全加电路的非门1、非门2的输入端输入，第1个全加电路的非门3输入端输入0。相比单纯CMOS晶体管加法器，减小了CMOS晶体管数量和芯片面积，提高了稳定性，提高了加法器运算速度，降低了功耗和集成电路面积。

主权项：1.一种基于忆阻器和CMOS晶体管的加法器，用于计算两个m位二进制数A0A1....Am、B0B1....Bm的相加，其特征在于，所述加法器包括：m个全加电路，用于计算每位两个进制数加法，以及m个高进位电路，用于计算每位进位；其中，第i个全加电路的非门1、非门2及非门3的输出端分别连接第i个高进位电路的两输入或非门1及两输入或非门2、两输入或非门1及两输入或非门3、两输入或非门2及两输入或非门3，第i个高进位电路的输出端COi与第i+1个全加器的非门3输入端连接，第i个全加器的非门3输入端连接第i-1个高进位电路的输出端COi-1；将第i位的两个二进制数Ai、Bi从第i个全加电路的非门1、非门2的输入端输入，第1个全加电路的非门3输入端输入0；所述全加电路用于两个一位二进制数An、Bn的相加，所述全加电路包括：非门1至非门3，非门由一个CMOS晶体管与一个忆阻器组成，忆阻器的负极与CMOS晶体管的漏极连接；三输入与非门1至三输入与非门4，三输入与非门由两个CMOS晶体管与一个忆阻器组成，忆阻器的负极与两个CMOS晶体管的漏极连接，忆阻器的正极与输入端Ⅰ连接，CMOS晶体管的栅极与输入端Ⅱ连接；一个四输入或非门，由四个忆阻器与一个非门组成，四个忆阻器的负极与非门的输入端连接；其中，非门1的输出端与三输入与非门1的输入端Ⅰ、三输入与非门4的输入端Ⅱ连接，非门1的输入端与三输入与非门2的输入端Ⅰ、三输入与非门3的输入端Ⅱ连接；非门2的输入端与三输入与非门1、三输入与非门2的输入端Ⅱ连接，非门2的输入端与三输入与非门3、三输入与非门4的输入端Ⅰ连接；非门3的输出端与三输入与非门2、三输入与非门3的输入端Ⅱ连接，非门3的输入端与三输入与非门1、三输入与非门2的输入端Ⅱ连接；二进制数An、Bn从非门1和非门2的输入端输入，前一低位的进位从非门3的输入端输入；所述高进位电路用于两个一位二进制数An、Bn的进位计算，所述高进位电路包括：两输入或非门1至两输入或非门3，两输入或非门由两个忆阻器和一个非门组成，两个忆阻器的负极与非门的输入端连接，两个忆阻器的正极分别第一输入端和第二输入端；三输入或门，三个并联忆阻器的负极连接输出端，三个忆阻器的正极分别连接三个输入端；三个两输入或非门的输出端分别与三输入或门的三个输入端连接，两输入或非门1的两个输入端分别与上一低位全加电路的非门1、非门2输出端连接，两输入或非门2的两个输入端分别与上一低位全加电路的非门1、非门3输出端连接，两输入或非门3的两个输入端分别与上一低位全加电路的非门2、非门3输出端连接，三输入或门输出当前位的进位。

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百度查询： 安徽工程大学 基于忆阻器和CMOS晶体管的全加电路、高进位电路及加法器