申请/专利权人：卡斯柯信号有限公司

申请日：2021-10-15

公开（公告）日：2024-05-31

公开（公告）号：CN113946524B

主分类号：G06F13/12

分类号：G06F13/12;G06F13/42;G06F15/78

优先权：

专利状态码：有效-授权

法律状态：2024.05.31#授权;2022.02.08#实质审查的生效;2022.01.18#公开

摘要：本发明公开了一种基于FPGA的读写双口RAM系统和方法，该系统包含主控制系统和若干个数据采集系统，其中，所述数据采集系统包含：数据采集通信模块，用于数据的采集；CPU模块，与所述数据采集通信模块连接，所述CPU模块用于接收存储并传送所述数据采集通信模块采集的数据信息；FPGA模块，其包含上模块和下模块，所述上模块通过上模块双口RAM与主控制系统或CPU模块进行信息交互，下模块通过下模块双口RAM与主控制系统或CPU模块进行信息交互，上模块双口RAM和下模块双口RAM建立在FPGA芯片上，CPU模块和主控制系统通过上模块双口RAM和下模块双口RAM实现数据信息的读写交互。其优点是：该系统通过以FPGA芯片为基础的双口RAM，实现了CPU模块和主控制系统高速可靠的数据传输。

主权项：1.一种基于FPGA的读写双口RAM系统，其特征在于，包含主控制系统和若干个数据采集系统，其中，所述数据采集系统包含：数据采集通信模块，用于数据的采集；CPU模块，与所述数据采集通信模块连接，所述CPU模块用于接收存储并传送所述数据采集通信模块采集的数据信息；FPGA模块，其包含上模块和下模块，所述上模块通过上模块双口RAM与主控制系统或CPU模块进行信息交互，所述下模块通过下模块双口RAM与主控制系统或CPU模块进行信息交互，上模块双口RAM和下模块双口RAM建立在FPGA芯片上，所述CPU模块和所述主控制系统通过上模块双口RAM和下模块双口RAM实现数据信息的读写交互；基于FPGA的读写双口RAM系统运行时，根据主控制系统发送的控制命令中的FPGA地址信息判断所述主控制系统与FPGA模块中的上模块或下模块进行通信交互；根据控制命令通过上模块双口RAM或下模块双口RAM进行读写操作；主控制系统执行写内存，设置主控制系统写完成标志，触发CPU模块读中断；主控制系统写内存执行结束，执行CPU模块读内存，设置CPU模块读完成标志，清除CPU模块读中断；CPU模块执行写内存，设置CPU模块写完成标志，触发主控制系统读中断；CPU模块写内存执行结束，执行主控制系统读内存，设置主控制系统读完成标志，清除主控制系统读中断。

全文数据：

权利要求：

百度查询： 卡斯柯信号有限公司 一种基于FPGA的读写双口RAM系统和方法

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD