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申请/专利权人：南京第三代半导体技术创新中心有限公司;中国电子科技集团公司第五十五研究所;南京第三代半导体技术创新中心
申请日：2024-05-29
公开（公告）日：2024-06-25
公开（公告）号：CN118248555A
主分类号：H01L21/336
分类号：H01L21/336;H01L29/78
优先权：
专利状态码：在审-公开
法律状态：2024.06.25#公开
摘要：本发明公开了一种集成异质结二极管的MOSFET功率器件及其制造方法，方法包括：于碳化硅衬底之上形成碳化硅外延层；于碳化硅外延层中形成连通区；于碳化硅外延层之上形成硅外延层；于碳化硅外延层中形成阱区；于硅外延层两侧形成侧墙，通过侧墙在阱区中形成源区；去除侧墙及部分硅外延层，形成异质外延层；于碳化硅外延层之上形成栅极电极和介质层；于器件表面形成源极电极，于碳化硅衬底背面形成漏极电极。本发明通过在相邻阱区的间隙之上设置异质外延层，既提升了对栅介质的保护效果，又实现了在碳化硅MOSFET功率器件中集成异质结二极管，大幅改善了器件的第三象限特性，降低了开关损耗。
主权项：1.一种集成异质结二极管的MOSFET功率器件的制造方法，其特征在于，包括以下步骤：STEP1、在碳化硅衬底上形成碳化硅外延层；STEP2、在碳化硅外延层中形成连通区；STEP3、在碳化硅外延层上形成覆盖连通区的硅外延层；STEP4、在硅外延层之上形成光刻胶，光刻胶位于连通区的投影之上；STEP5、根据光刻胶对硅外延层刻蚀形成图形化的硅外延层；STEP6、通过图形化的硅外延层在碳化硅外延层之中形成阱区，阱区的深度大于连通区的深度，且阱区包裹连通区的两侧底角，图形化的硅外延层作为阱区注入外延层；STEP7、在阱区注入外延层两侧形成侧墙，根据侧墙在阱区中形成源区，阱区注入外延层顶部作为源区注入外延层；STEP8、去除侧墙和源区注入外延层，形成异质外延层；STEP9、在异质外延层两侧、部分连通区之上、部分阱区之上、部分源区之上形成第一介质层、第二介质层和被第一介质层、第二介质层包裹的第一栅极电极和第二栅极电极；STEP10、在第一介质层两侧及之上、第二介质层两侧及之上、异质外延层之上形成源极电极，在碳化硅衬底底部形成漏极电极。
全文数据：
权利要求：
百度查询： 南京第三代半导体技术创新中心有限公司;中国电子科技集团公司第五十五研究所;南京第三代半导体技术创新中心 集成异质结二极管的MOSFET功率器件及其制造方法
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