申请/专利权人：三星电子株式会社

申请日：2018-06-22

公开（公告）日：2024-06-25

公开（公告）号：CN118251007A

主分类号：H10B41/35

分类号：H10B41/35;H10B41/20;H10B43/35;H10B43/20

优先权：["20170822 KR 10-2017-0106033"]

专利状态码：在审-公开

法律状态：2024.06.25#公开

摘要：提供包括堆叠结构和沟槽的半导体装置，其包括：硅基底；多个块，包括主块和虚设块；多个沟槽，包括主沟槽和虚设沟槽；第一导电图案，在主沟槽内；第二导电图案，在虚设沟槽内；第一间隔件绝缘层，接触第一导电图案；以及第二间隔件绝缘层，接触第二导电图案。块包括：层间绝缘层和栅电极的堆叠体；和穿透堆叠体的柱。栅电极包括：最下栅电极、第一栅电极和第二栅电极。层间绝缘层包括：最下层间绝缘层；第一层间绝缘层，在最下栅电极与第一栅电极之间；以及第二层间绝缘层，在第一栅电极与第二栅电极之间。第二导电图案的最下端在比第一导电图案的最下端更高的水平处。第二导电图案的最下端与硅基底间隔开。第一导电图案的最下端接触硅基底。

主权项：1.一种半导体装置，包括：硅基底；多个块，在所述硅基底上，其中，所述多个块包括主块和虚设块；多个沟槽，在所述多个块之间，所述多个沟槽包括与所述主块相邻的主沟槽和与所述虚设块相邻的虚设沟槽；第一导电图案，在所述主沟槽内；第二导电图案，在所述虚设沟槽内；第一间隔件绝缘层，接触所述第一导电图案的侧表面；以及第二间隔件绝缘层，接触所述第二导电图案的侧表面，其中，所述多个块中的每个包括：堆叠体，包括交替堆叠在彼此上的层间绝缘层和栅电极；以及多个柱，穿透所述堆叠体，其中，所述栅电极包括：最下栅电极，在所述栅电极之中；第一栅电极，在所述最下栅电极上；以及第二栅电极，在所述第一栅电极上，其中，所述层间绝缘层包括：最下层间绝缘层，在所述硅基底与所述最下栅电极之间；第一层间绝缘层，在所述最下栅电极与所述第一栅电极之间；以及第二层间绝缘层，在所述第一栅电极与所述第二栅电极之间，其中，所述第二导电图案的最下端在比所述第一导电图案的最下端更高的水平处，其中，所述第二导电图案的所述最下端与所述硅基底间隔开，其中，所述第一导电图案的所述最下端接触所述硅基底，其中，所述主块还包括：位插塞，在所述主块的所述多个柱的上表面上并与所述上表面接触，并且其中，所述虚设块还包括：上绝缘层，在所述虚设块的所述多个柱的整个上表面上并与所述整个上表面接触。

全文数据：

权利要求：

百度查询： 三星电子株式会社 包括堆叠结构和沟槽的半导体装置

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