申请/专利权人：沐曦集成电路(上海)有限公司

申请日：2022-12-16

公开（公告）日：2024-06-18

公开（公告）号：CN118211523A

主分类号：G06F30/327

分类号：G06F30/327;G06F30/33;G06F115/02;G06F115/08

优先权：

专利状态码：在审-公开

法律状态：2024.06.18#公开

摘要：本发明涉及芯片技术领域，尤其涉及一种生成逻辑层SOC芯片文件列表的系统，包括SOC芯片设计的可综合基类配置信息集合{R11，R12，…，R1s，…，R1S}、逻辑层SOC芯片设计的RTL配置列表信息IP1，IP2，…，IPz，…，IPZ,SOC0、存储有计算机程序的存储器和处理器，其中，R1s为SOC芯片设计的第s个可综合的基类配置信息；所述可综合基类的配置信息包括标准单元文件列表和存储器文件列表，IPz为逻辑层SOC芯片设计中的第z个IP的RTL配置信息，SOC0为逻辑层SOC芯片设计中的逻辑层SOC的顶层RTL配置信息。本发明提高了逻辑层SOC芯片设计文件列表生成的效率和准确性。

主权项：1.一种生成逻辑层SOC芯片文件列表的系统，其特征在于，包括SOC芯片设计的可综合基类配置信息集合{R11，R12，…，R1s，…，R1S}、逻辑层SOC芯片设计的RTL配置列表信息IP1，IP2，…，IPz，…，IPZ,SOC0、存储有计算机程序的存储器和处理器，其中，R1s为SOC芯片设计的第s个可综合的基类配置信息，s的取值范围为1到S，S为SOC芯片设计的可综合的基类配置信息数量；所述可综合基类的配置信息包括标准单元文件列表和存储器文件列表，IPz为逻辑层SOC芯片设计中的第z个IP的RTL配置信息，z的取值范围为1到Z，Z为SOC芯片设计中包括的IP总数，SOC0为逻辑层SOC芯片设计中的逻辑层SOC的顶层RTL配置信息；当所述处理器执行所述计算机程序时，实现以下步骤：步骤E1、从{R11，R12，…，R1s，…，R1S}中选取至少一个R1s作为逻辑层SOC芯片设计的可综合父类；步骤E2、将所述逻辑层SOC芯片设计的RTL配置列表信息继承所述SOC芯片设计的父类，生成逻辑层SOC芯片设计的可综合子类；步骤E3、解析所述逻辑层SOC芯片设计的可综合子类，依次生成标准单元文件列表、存储器文件列表、IP1的RTL文件列表、IP2的RTL文件列表，…，IPz的RTL文件列表，…，IPZ的RTL文件列表,SOC0的RTL文件列表，得到逻辑层可综合的SOC芯片文件列表。

全文数据：

权利要求：

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