申请/专利权人：三菱电机株式会社

申请日：2020-12-18

公开（公告）日：2024-06-21

公开（公告）号：CN113035952B

主分类号：H01L29/78

分类号：H01L29/78;H01L29/06;H01L29/10

优先权：["20191225 JP 2019-234187"]

专利状态码：有效-授权

法律状态：2024.06.21#授权;2021.07.13#实质审查的生效;2021.06.25#公开

摘要：涉及半导体装置及集成电路。改善在RESURF区域形成的MOSFET的耐压性能的提高与接通电阻的降低之间的折衷关系。半导体装置具有：N型扩散层3，形成于P型扩散层1的表层部，作为RESURF区域而起作用；N型填埋扩散层2，形成于N型扩散层3的高电位侧电路侧的底部，杂质峰值浓度比N型扩散层3高；以及MOSFET，将N型扩散层3作为漂移层。MOSFET具有：热氧化膜9，形成于成为漏极区域的N型扩散层4与成为源极区域的N型扩散层7之间；以及N型扩散层14，形成于热氧化膜9之下，杂质峰值浓度比N型扩散层3高。N型扩散层14的低电位侧电路侧的端部比N型填埋扩散层的低电位侧电路侧的端部更靠近低电位侧电路。

主权项：1.一种半导体装置，其具有：半导体衬底，其形成有第1导电型的第1区域；第2导电型的降低表面电场区域即第2区域，其形成于所述第1区域的表层部，将高电位侧电路与低电位侧电路分离；第2导电型的第3区域，其至少形成于所述第2区域的所述高电位侧电路侧的底部，与所述第2区域相比杂质的峰值浓度高；以及MOSFET，其将所述第2区域作为漂移层，所述MOSFET具有：第2导电型的漏极区域即第4区域，其形成于所述第2区域的表层部，与所述第2区域相比杂质的峰值浓度高；第2导电型的源极区域即第6区域，其在与所述第4区域相比更靠所述低电位侧电路侧，形成于在所述第2区域内设置的第1导电型的第5区域的表层部，或者形成于所述第1区域的表层部；第1热氧化膜，其在所述第4区域与所述第6区域之间，形成于所述第2区域的表面；第2导电型的第7区域，其形成于所述第1热氧化膜之下的所述第2区域的表层部，与所述第2区域相比杂质的峰值浓度高；以及多晶硅层，其形成于所述第4区域与所述第1热氧化膜之间的所述半导体衬底的表面之上以及所述第1热氧化膜之上，所述第7区域的所述低电位侧电路侧的端部的位置位于所述第1热氧化膜之下，并且与所述第3区域的所述低电位侧电路侧的端部的位置相比更靠近所述低电位侧电路，所述第7区域形成于所述多晶硅层的下方的至少一部分。

全文数据：

权利要求：

百度查询： 三菱电机株式会社 半导体装置及集成电路

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