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申请/专利权人：无锡华润华晶微电子有限公司
申请日：2022-12-23
公开（公告）日：2024-06-25
公开（公告）号：CN118248726A
主分类号：H01L29/78
分类号：H01L29/78;H01L21/336;H01L29/06
优先权：
专利状态码：在审-公开
法律状态：2024.06.25#公开
摘要：本发明提供一种沟槽MOSFET器件及其制备方法，该沟槽MOSFET器件的制备方法包括以下步骤：提供一包括衬底和外延层的半导体层，外延层的上表层设有多个间隔设置的沟槽；于沟槽的内壁及底面依次形成缓冲层及保护层，并于保护层中形成位于沟槽的底部的开口；采用各向同性刻蚀的方法去除沟槽底面的缓冲层并进行过刻；采用各向同性刻蚀的方法刻蚀的沟槽底面的外延层至预设深度，并于显露的沟槽的底面形成第一栅介质层；依次去除保护层及缓冲层，并于沟槽内壁及第一栅介质层上表面形成厚度为沟槽开口宽度40％～47％的介电层；减薄介电层以得到第二栅介质层。本发明通过优化形成栅介质层的工艺，提升了栅介质层的质量，提高了器件的性能。
主权项：1.一种沟槽MOSFET器件的制备方法，其特征在于，包括以下步骤：提供一半导体层，所述半导体层包括依次层叠的第一导电类型衬底及第一导电类型外延层，所述外延层的上表层设有多个间隔设置的沟槽；于所述沟槽的内壁及底面依次形成缓冲层及保护层，并去除位于所述沟槽底面上方的所述保护层，以形成位于所述沟槽的底部的开口；采用各向同性刻蚀的方法去除位于所述沟槽底面的所述缓冲层，并对所述缓冲层进行过刻，以增大显露的所述沟槽底面的面积；采用各向同性刻蚀的方法刻蚀的所述沟槽的底面的所述外延层至预设深度，以增大所述沟槽底部的面积，并于显露的所述沟槽的底面形成第一栅介质层；依次去除所述保护层及所述缓冲层，并于所述沟槽的内壁及所述第一栅介质层的上表面形成厚度为所述沟槽的开口宽度40％～47％的介电层；减薄所述介电层的厚度至预设距离以得到预设厚度的第二栅介质层，所述第一栅介质层与所述第二栅介质层组成器件的栅介质层。
全文数据：
权利要求：
百度查询： 无锡华润华晶微电子有限公司 一种沟槽MOSFET器件及其制备方法
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