申请/专利权人：南通尚阳通集成电路有限公司

申请日：2022-12-28

公开（公告）日：2024-06-28

公开（公告）号：CN118263298A

主分类号：H01L29/423

分类号：H01L29/423;H01L29/739;H01L29/78;H01L21/331;H01L21/336

优先权：

专利状态码：在审-公开

法律状态：2024.06.28#公开

摘要：本发明公开了一种SGT半导体器件，栅极结构的栅间介质层形成于屏蔽栅导电材料层顶部的栅极沟槽中，栅极沟槽由硬质掩膜层定义且栅极沟槽会横向延伸到硬质掩膜层的开口外；栅间介质层由第一介质层刻蚀后形成，第一介质层填充在顶部沟槽和硬质掩膜层的开口中，使第一介质层的顶部表面具有由硬质掩膜层的厚度定义的高度差，第一介质层的顶部表面的高度差在刻蚀后转移形成栅间介质层的顶部表面的高度差并使栅间介质层分成栅间介质层主体部分和栅间介质层边缘部分。栅间介质层边缘部分的顶部表面位于沟道区的底部保证器件沟道形成，栅间介质层主体部分能增加栅间介质层的厚度，从而能降低栅源电容。本发明还公开了一种SGT半导体器件的制造方法。

主权项：1.一种SGT半导体器件，其特征在于，包括栅极结构；所述栅极结构包括形成于栅极沟槽中的屏蔽介质层、屏蔽栅导电材料层、栅间介质层、栅极导电材料层和栅介质层；所述栅极沟槽形成于第一导电类型掺杂的第一外延层中；所述屏蔽栅导电材料层形成于所述栅极沟槽的底部区域，所述屏蔽栅导电材料层和所述栅极沟槽的底部区域的内侧表面之间间隔有所述屏蔽介质层；所述栅极沟槽通过硬质掩膜层定义，所述栅极沟槽包括和所述硬质掩膜层的开口对准的沟槽主体部分以及延伸到所述硬质掩膜层底部的沟槽延伸部分；所述屏蔽栅导电材料层的顶部表面之上的所述栅极沟槽为顶部沟槽；所述栅间介质层由第一介质层刻蚀后形成，所述第一介质层填充在所述顶部沟槽和所述硬质掩膜层的开口中，在所述沟槽主体部分的上方所述第一介质层的顶部表面和所述硬掩膜层的表面相平，在所述沟槽延伸部分中所述第一介质层的顶部表面和所述第一外延层的顶部表面相平，所述第一介质层的顶部表面具有由所述硬质掩膜层的厚度确定的高度差；所述第一介质层的顶部表面的高度差在刻蚀后转移到所述栅间介质层中且所述栅间介质层根据顶部表面的高度不同分成栅间介质层主体部分和栅间介质层边缘部分，所述栅间介质层主体部分位于所述沟槽主体部分中，所述栅间介质层边缘部分位于所述沟槽延伸部分中；所述栅介质层形成于所述栅间介质层边缘部分的顶部表面之上的所述沟槽延伸部分的侧面；所述栅极导电材料层填充在所述栅间介质层的顶部表面之上的所述栅极沟槽中，所述栅介质层间隔在所述栅极导电材料层和所述栅极沟槽的侧面之间；第二导电类型掺杂的沟道区形成于所述栅极沟槽之间的所述第一外延层的顶部区域；在所述沟道区的表面形成有第一导电类型重掺杂的源区；所述沟道区底部的所述第一外延层组成漂移区；所述第一介质层的刻蚀终点由所述栅间介质层边缘部分的顶部表面的位置要求确定，所述栅间介质层边缘部分的顶部表面位置保证所述栅极导电材料层纵向穿过所述沟道区，被所述栅极导电材料层侧面覆盖的所述沟道区的表面用于形成导电沟道；所述栅间介质层主体部分的顶部表面高于所述栅间介质层边缘部分的顶部表面，使得所述栅间介质层主体部分厚度增加并从而降低栅源电容。

全文数据：

权利要求：

百度查询： 南通尚阳通集成电路有限公司 SGT半导体器件及其制造方法

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